特許
J-GLOBAL ID：200903056514315303
パルス位相差符号化回路
発明者：
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出願人/特許権者：
代理人 (1件)：
碓氷 裕彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-272301
公開番号（公開出願番号）：特開平6-283984
出願日： 1993年10月29日
公開日（公表日）： 1994年10月07日
要約：
【要約】【目的】 カウンタを1つにすることのできるパルス位相差符号化回路を提供する。【構成】 2つパルスPA、PB1の位相差(時間差)を符号化(数値化)するために、リング遅延パルス発生回路1を周回するパルスをカウントするカウンタ2を1個のみ設け、その出力をカウンタ2のあとに並列に設けられた2つのデータラッチ回路3、4に接続し、該各データラッチ回路のラッチタイミングを異なるタイミングにするための遅延回路5を設け、マルチプレクサ8によるデータラッチ回路3、4の出力の選択方法に対して、常に安定した出力が得られるようにした。
請求項（抜粋）：
複数の信号遅延手段を連結し、第1のパルスを周回時間(TRG)にて周回させるリング遅延パルス発生手段と、該リング遅延パルス発生手段を前記第1のパルスが周回する周回回数をカウントし、不定時間(TF )をもって出力するカウント手段と、前記リングパルス発生手段を前記第1のパルスがどの位置を周回しているかを検出する周回位置検出手段と、前記第1のパルスに対して任意の位相差を有する第2のパルスが入力されると、前記カウント手段と周回位置検出手段との出力を2進数に符号化し、複数ビットのディジタル信号を得ることにより、前記第1のパルスと第2のパルスの位相差を符号化するパルス位相差符号化回路において、前記第2のパルスの入力により、前記不定時間を外して前記カウント手段の出力をラッチするタイミングを決定するタイミング決定手段と、該タイミングにより前記カウント手段の出力をラッチする少なくとも1つのデータラッチ手段とを備えたことを特徴とするパルス位相差符号化回路。
IPC (2件)：
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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