特許
J-GLOBAL ID：200903056528390529
半導体メモリ
発明者：
,
出願人/特許権者：
代理人 (1件)：
前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-315456
公開番号（公開出願番号）：特開平7-169266
出願日： 1993年12月15日
公開日（公表日）： 1995年07月04日
要約：
【要約】【目的】 外部からリフレッシュの制御の不要な大容量高速シリアルアクセス半導体メモリを提供する。【構成】 チップ内に、分割した複数個のメモリアレイ1...を設け、所定のメモリアレイ1がメモリアレイ選択回路5で選択されたときは、外部アドレス信号群1のアドレスにより、選択されたメモリアレイ1内のワード線の選択を行う。これと同時に、選択されないメモリアレイ1...に対しては、チップ内に内蔵するセルフリフレッシュ用クロック発生回路6からセルフリフレッシュ用ワード線基本クロック及びリフレッシュ用ワード線基本クロック/RASFを出力して、選択されないメモリアレイ内のワード線の選択を行う。メモリアレイ1が選択される設定時間前でリフレッシュ停止信号を出力してリフレッシュ動作を強制的に停止し、メモリセルの不十分な電荷再蓄積を防止する。
請求項（抜粋）：
外部クロックに同期して連続的にデータを入出力することが可能な半導体メモリであって、チップ内に複数個配置されたメモリアレイと、外部から入力されるアドレス群に応じて前記複数個のメモリアレイのうち少くとも1個のメモリアレイを選択するメモリアレイ選択回路と、リフレッシュアドレス及びリフレッシュ用ワード線基本クロックを生成するリフレッシュ用信号生成回路と、前記各メモリアレイに対応して前記メモリアレイの個数と同数設けられたアドレス選択回路とを備え、前記各アドレス選択回路は、対応するメモリアレイが前記メモリアレイ選択回路により選択されたとき、外部から入力されるアドレス群及びワード線基本クロックにより前記選択されたメモリアレイ内のワード線を選択する一方、対応するメモリアレイが前記メモリアレイ選択回路により選択されないとき、前記リフレッシュ用信号生成手段により生成されたリフレッシュアドレス及びリフレッシュ用ワード線基本クロックにより前記選択されないメモリアレイ内のワード線を選択するように構成され、更に、各メモリアレイが前記メモリアレイ選択回路により選択されていない状態から選択された状態に切換わる時の設定時間前の時点を予測する切換直前予測回路と、前記切換直前予測回路により予測された設定時間前の時点で前記リフレッシュ用信号生成回路によるリフレッシュ用ワード線基本クロックの生成を禁止するリフレッシュ禁止回路とを備えたことを特徴とする半導体メモリ。
引用特許：
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