特許
J-GLOBAL ID：200903056538438848
EEPROMエラーチェック方式
発明者：
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出願人/特許権者：
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代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-266027
公開番号（公開出願番号）：特開平7-122087
出願日： 1993年10月25日
公開日（公表日）： 1995年05月12日
要約：
【要約】 (修正有)【目的】EEPROMにおいて、メモリエラー発生時、記録されるエラー情報の重複を避け、データ修正時の効率向上を図ること。【構成】EEPROMの各アドレスに対応しエラー検出ビット(5) を設け、EEPROMからのデータ読み出し時にデータエラーを検出した場合に、エラー検出ビットの内容をエラービット検出機構(6) により判断し、エラー情報をバッファ(4) へ格納するか否かを決定する。【効果】本発明により、EEPROMにおいてデータエラー検出時のエラー情報の重複を避けることで、エラー検出性能の向上、エラー発生時の修正処理の簡略化が図れ、信頼性の高いコンピュータシステムを構築できる。
請求項（抜粋）：
電気的書き込み/電気的消去可能読み出し専用メモリ(Electrically Erasa-ble & Programmable Read Only Memory:EEPROM)と、このEEPROMに対してデータの読み出し、書き込みを行うマイクロプロセッサユニット(MPU)、及びデータの書き込み時にはデータの内容に応じてチェックコードを生成し、データと共に書き込み、データの読み出し時にはチェックコードとデータを照合し/チェックし、1ビットのデータ誤りが有る場合にはデータを修正し出力する機構(Error Check & Correct:ECC機構)、1ビットのデータ誤りを検出した場合に、エラー検出アドレス、データ等の情報を記憶/蓄積を行い、MPUからその蓄積された情報を読み出すことが可能なエラー情報バッファにより構成されるマイクロコンピュータシステムにおいて、EEPROMのデータ、チェックコードの各アドレスに従属し、EEPROMとは独立して内容の書き込みが制御され、EEPROMからデータを読み出した際にはデータと共に読み出されるエラー来歴記憶用のエラー検出ビットを設け、エラー検出ビットにより同一アドレスにおいて1ビットのデータ誤りが過去に1回以上検出された事を認識できるようにすると共に、EEPROMからのデータ読み出し時に1ビットのデータエラーを検出した場合にエラー検出ビットの内容が、新たに検出されたエラーの場合には、エラー検出ビットの内容を1回以上検出へと変更といった制御を行うエラービット検出機構、及びEEPROMからのデータ読み出し時に、1ビットのデータ誤りを検出した際、これが新たに検出されたエラーの場合にはエラー情報をエラー情報バッファに格納し、一方、これが過去に1回以上検出されたエラーの場合にはエラー情報を格納しないよう制御するバッファ制御機構を付加することを特徴とするEEPROMエラーチェック方式。
IPC (2件)：
G11C 16/06
, G06F 12/16 320
