特許

J-GLOBAL ID：200903056541263870

半導体装置の製造方法

発明者： 上沢 兼一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平8-095378
公開番号（公開出願番号）：特開平9-283613
出願日： 1996年04月17日
公開日（公表日）： 1997年10月31日
要約：

【要約】【課題】 MIS型電界効果トランジスタを含む半導体装置における素子間分離構造の形成方法において、平坦化のために化学機械研磨法(CMP)を用いる場合に、製造されるMISFETの特性変動、及びばらつきを低減する。【解決手段】 半導体基板11上にゲート絶縁膜12,第1のゲート絶縁膜13を形成し次に第1のゲート電極膜13の表面領域に、後の平坦化のためのCMPを行う際の研磨ストッパーとなりうる元素をイオン注入することにより含有させた研磨速度が遅い第2のゲート電極層14を形成する。その後、第2のゲート電極層14,第1のゲート電極膜13,ゲート絶縁膜12のうち、素子間分離領域に相当する部分を除去し、更にエッチングしてトレンチ15を形成し、トレンチ15を絶縁膜16により埋め込んだ構造を形成する。このような構造に対して平坦化のために化学機械研磨を、第2のゲート電極層14を研磨ストッパーとして行う。

請求項（抜粋）：

MIS型電界効果トランジスタを含む半導体装置の製造のための素子間分離構造を形成する過程に研磨ストッパー形成工程を有する半導体装置の製造方法であって、研磨ストッパー形成工程は、平坦化のための化学機械研磨の際の研磨ストッパーを、化学気相堆積法により形成させた膜に、その研磨速度を低下せしめる元素をイオン注入を用いて導入することにより形成する処理であることを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/76 ,  H01L 21/304 321 ,  H01L 29/78

FI (3件)：

H01L 21/76 L ,  H01L 21/304 321 S ,  H01L 29/78 301 R