表示素子及びその駆動方法、並びに表示装置

発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平11-070886
公開番号（公開出願番号）：特開2000-267597
出願日： 1999年03月16日
公開日（公表日）： 2000年09月29日
要約：

【要約】【課題】表示素子の画素開口率を高くし、製造時の歩留まりを高くする。【解決手段】有機EL表示パネル1では、マトリクス状に配列された各画素のダブルゲートメモリトランジスタ11のトップゲートはデータラインDLを介してデータドライバ3に接続され、ボトムゲートはアドレスラインALを介してアドレスドライバ2に接続され、ドレインは電圧ラインVLを介してEL駆動電圧発生回路4に接続され、ソースは有機EL素子12のアノードに接続されている。アドレスドライバ2からボトムゲートに供給する電圧と、データドライバ3からトップゲートに供給する電圧とによって、ダブルゲートメモリトランジスタ11に発光/非発光がメモリされる。EL駆動電圧発生回路4から電圧ラインVLを介してドレインに電圧が印加されると、有機EL素子12は、その電圧に応じて、対応するダブルゲートメモリトランジスタ11に発光がメモリされたものが発光する。

請求項（抜粋）：

複数の画素が所定の配列で縦横に配置された表示素子であって、前記複数の画素はそれぞれ、下部ゲート電極と、前記下部ゲート電極上に形成された下部ゲート絶縁膜と、入射された光によって励起されて内部にキャリアを発生する半導体層と、前記半導体層にそれぞれ接続されたドレイン電極及びソース電極と、前記半導体層並びに前記ドレイン電極及びソース電極の上に形成され、前記半導体層との界面において前記半導体層内に発生したキャリアをトラップするトラップ領域が形成されている上部ゲート絶縁膜と、前記上部ゲート絶縁膜上の前記半導体層に対応する位置に形成され、供給された電圧に応じて前記半導体層内のキャリアを前記上部ゲート絶縁膜のトラップ領域にトラップさせる上部ゲート電極とを含むメモリ素子と、前記メモリ素子のドレイン電極またはソース電極に接続され、前記下部ゲート電極にデータの読み出しに対応した電圧が供給されたときに、前記半導体層に形成されるチャネルを通じて流れる電流によって発光する発光素子と、を備えることを特徴とする表示素子。

IPC (3件)：

G09F 9/30 338 , H05B 33/14 , H05B 33/26

FI (3件)：

G09F 9/30 338 , H05B 33/14 A , H05B 33/26 Z

Fターム (16件)：

3K007AB02 , 3K007AB18 , 3K007BA06 , 3K007DA02 , 3K007EA02 , 5C094AA07 , 5C094AA42 , 5C094BA03 , 5C094BA09 , 5C094BA29 , 5C094CA19 , 5C094CA24 , 5C094EA04 , 5C094ED03 , 5C094GA03 , 5C094GA10

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