特許

J-GLOBAL ID：200903056607601608

不揮発性半導体記憶装置

発明者： 中村 寛 ,  田中 智晴 ,  田中 義幸 ,  大平 秀子
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-286678
公開番号（公開出願番号）：特開平6-120454
出願日： 1992年09月30日
公開日（公表日）： 1994年04月28日
要約：

【要約】【目的】 制御回路の面積増大を伴うことなく、書込み状態のメモリセルのしきい値分布を小さく設定できるNANDセル型EEPROMを提供すること。【構成】 メモリセルアレイ,データラッチ兼センスアンプ,ベリファイ制御機能,再書込みデータの自動設定機能を備えたEEPROMにおいて、データラッチ兼センスアンプFFが、出力端子がメモリセルアレイのビット線(ノードN1)に接続される第1のインバータと、入力端子と出力端子がそれぞれ第1のインバータの出力端子(ノードN2 )と入力端子に接続される第2のインバータとから構成され、書込みベリファイ読出し動作中にビット線の論理レベルを検知する時に、第1のインバータの出力端子と接地電位の間にあるトランジスタQn19 ,Qn20 のうちQ20を非活性状態にし、かつ第1のインバータの出力端子と電源電位の間にあるトランジスタQp5,Qp6のうちQp5を活性状態にすることを特徴とする。

請求項（抜粋）：

半導体基板に電荷蓄積層と制御ゲートが積層形成され、電荷蓄積層と基板の間の電荷の授受により電気的書替えが行われるメモリセルが配列形成されたメモリセルアレイと、このメモリセルアレイのビット線方向の一端部に設けられた、センス動作と書込みデータのラッチ動作を行うデータラッチ兼センスアンプと、前記メモリセルアレイの所定範囲のメモリセルに単位書込み時間を設定して同時にデータ書込みを行った後、そのメモリセル・データを読出して書込み不十分のメモリセルがある場合に再書込みを行うベリファイ制御手段と、書込みベリファイ読出し動作時に、読出されたメモリセルのデータと前記データラッチ兼センスアンプにラッチされている書込みデータとの論理をとって、書込み状態に応じてビット毎に前記データラッチ兼センスアンプの再書込みデータを自動設定する手段とを備え、前記データラッチ兼センスアンプが、出力端子がメモリセルアレイのビット線に接続される第1のクロック信号同期式インバータと、入力端子と出力端子がそれぞれ第1のクロック信号同期式インバータの出力端子と入力端子に接続される第2のインバータ又は第2のクロック信号同期式インバータとから構成され、書込みベリファイ読出し動作中にビット線の論理レベルを検知する時に、第1のクロック同期式インバータの出力端子と接地電位の間にあるトランジスタのうち少なくとも1つを非活性状態にし、かつ第1のクロック同期式インバータの出力端子と電源電位の間にあるトランジスタのうち少なくとも1つを活性状態にすることを特徴とする不揮発性半導体記憶装置。

IPC (4件)：

H01L 27/115 ,  G11C 16/06 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  G11C 17/00 309 A ,  H01L 29/78 371