特許

J-GLOBAL ID：200903056665599990

半導体装置及びその製造方法

発明者： 大平 廣吉
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-143609
公開番号（公開出願番号）：特開2001-326325
出願日： 2000年05月16日
公開日（公表日）： 2001年11月22日
要約：

【要約】【課題】3次元への組立て段階における容易性に優れた、ウェハレベルの3次元集積回路を有する半導体装置及びその製造方法を提供する。【解決手段】半導体基板101,102,103は、それぞれ主表面の素子領域11に集積回路(MOSFET等)を有し、チップとして切り分けられている。素子領域11に関係するダマシン技術による埋め込み銅配線12と共に、少なくともその主表面側から裏面側に亘って銅配線121,122が貫通するようにダマシン技術で埋め込まれている部分がある。銅配線12,121,122には基板主表面側において接続箇所にバンプ電極15が設けられている。下層と上層の各半導体基板は、それぞれ主表面側のバンプ電極15と裏面側の銅配線(121または122)を対向させ異方性導電フィルムACFを介して熱圧着接続する。

請求項（抜粋）：

主表面の素子領域に集積回路が形成されチップとして切り分けられた第1半導体基板と、少なくとも前記第1半導体基板においてその主表面側から裏面側に亘って貫通するものを含む前記素子領域に関係する埋め込み銅配線と、前記第1半導体基板の主表面側の前記銅配線に接続されるバンプ電極と、主表面側を前記第1半導体基板の裏面側と対向させる第2半導体基板と、前記第1半導体基板の裏面側の銅配線が前記第2半導体基板における素子領域に関係するバンプ電極と電気的に接続されるための異方性導電フィルム部材と、を具備したことを特徴とする半導体装置。

IPC (8件)：

H01L 27/00 301 ,  H01L 21/304 622 ,  H01L 21/60 311 ,  H01L 21/3205 ,  H01L 21/768 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18

FI (7件)：

H01L 27/00 301 B ,  H01L 21/304 622 X ,  H01L 21/60 311 S ,  H01L 21/88 M ,  H01L 21/88 J ,  H01L 21/90 A ,  H01L 25/08 B

Fターム (21件)：

5F033HH11 ,  5F033HH13 ,  5F033JJ11 ,  5F033KK11 ,  5F033MM01 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033MM30 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP28 ,  5F033QQ46 ,  5F033QQ48 ,  5F033XX10 ,  5F044KK05 ,  5F044KK16 ,  5F044LL09 ,  5F044QQ01 ,  5F044RR03