特許

J-GLOBAL ID：200903056670035370

昇圧回路

発明者： 佐々木 俊郎 ,  松下 裕一 ,  佐藤 賢治 ,  甲斐 康員
出願人/特許権者： 株式会社沖マイクロデザイン宮崎 ,  沖電気工業株式会社
代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平9-104823
公開番号（公開出願番号）：特開平10-302477
出願日： 1997年04月22日
公開日（公表日）： 1998年11月13日
要約：

【要約】【課題】 半導体メモリ等の加速劣化試験時等に、内部電圧が過度に上昇しないように制御することのできる昇圧回路を提供する。【解決手段】 クロック信号CLKが与えられると、昇圧パルス発生制御部10から、電源電圧VCCよりも高い昇圧パルスOUT2が出力される。昇圧パルスOUT2は、インバータ21の出力側に接続されたキャパシタ22で保持され、昇圧された内部電圧VBOとしてメモリセル等に与えられる。内部電圧VBOが一定値以下であれば、制御信号生成部から出力される制御信号BIが“L”となり、NOR24の出力側のキャパシタ25がキャパシタ22に並列に接続されて、更に高く昇圧された内部電圧VBOが得られる。内部電圧VBOが一定値を越えると、制御信号BIが“H”になり、キャパシタ25による昇圧作用は無くなり、内部電圧VBOの過度の上昇が制限される。

請求項（抜粋）：

周期的にハイレベル及びロウレベルに交互に切替わる入力信号及び一定の電源電圧が与えられ、該入力信号のハイレベル時の電圧を保持し、該入力信号がロウレベルになったときに該保持した電圧を該電源電圧に重畳させて、該電源電圧よりも高い昇圧パルスを発生させる昇圧パルス発生制御部と、前記昇圧パルスを保持して、前記入力信号のレベルにかかわらず前記電源電圧よりも高い内部電圧を供給する第1のキャパシタと、前記内部電圧が前記電源電圧に対して所定の値以上に上昇することを制限する過電圧制限部とを、有する昇圧回路において、異なる第1及び第2のレベルを有する制御信号によって制御され、該制御信号が該第1のレベルのときには前記第1のキャパシタと並列に第2のキャパシタを接続し、該制御信号が該第2のレベルのときには該第2のキャパシタを切離すことにより前記内部電圧の値を制御する内部電圧制御部を設けたことを特徴とする昇圧回路。

IPC (6件)：

G11C 11/413 ,  G01R 31/28 ,  G11C 11/407 ,  G11C 11/401 ,  G11C 29/00 671 ,  H02M 3/07

FI (6件)：

G11C 11/34 335 A ,  G11C 29/00 671 F ,  H02M 3/07 ,  G01R 31/28 B ,  G11C 11/34 354 F ,  G11C 11/34 371 A