半導体記憶装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：佐藤隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平8-325489
公開番号（公開出願番号）：特開平10-173144
出願日： 1996年12月05日
公開日（公表日）： 1998年06月26日
要約：

【要約】【課題】キャパシタの下層の層間絶縁膜に不都合なボイドを形成することがなく、記憶ノード電極と、ビット線およびワード線との絶縁が確保できる半導体記憶装置及び製造方法を提供する。【解決手段】ワード線とビット線が格子状に配置されており、隣接する2本のビット線32の間隙の層間絶縁膜21部に開口され、トランジスタの拡散層に達する記憶ノードコンタクトMCと、記憶ノードコンタクトの側壁部を被覆するサイドウォールエッチングストッパ25と、サイドウォールエッチングストッパとその肩部において隙間なく接し、ビット線を被覆する層間絶縁膜の上層に形成されたエッチングストッパ22と、エッチングストッパの上層にある、少なくとも上面部に電極層33を有する高さ合わせ膜23と、高さ合わせ膜の上部に形成されたシリンダ部を持つシリンダ型記憶ノード電極とを有する構成とする。

請求項（抜粋）：

ワード線とビット線が格子状に配置された半導体記憶装置であって、隣接する2本のビット線の間隙の層間絶縁膜部に開口され、トランジスタの拡散層に達する記憶ノードコンタクトと、該記憶ノードコンタクトの側壁部を被覆するサイドウォールエッチングストッパと、該サイドウォールエッチングストッパとその肩部において隙間なく接し、前記ビット線を被覆する層間絶縁膜の上層に形成されたエッチングストッパと、該エッチングストッパの上層にある、少なくとも上面部に電極層を有する高さ合わせ膜と、該高さ合わせ膜の上部に形成されたシリンダ部を持つシリンダ型記憶ノード電極とを有する半導体記憶装置。

IPC (4件)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 27/10 621 C , H01L 27/04 C

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