特許

J-GLOBAL ID：200903056682950910

半導体記憶装置及びその製造方法

発明者： 楠 雅統
出願人/特許権者： 株式会社リコー
代理人 (1件)： 野口 繁雄
公報種別：公開公報
出願番号（国際出願番号）：特願平10-217188
公開番号（公開出願番号）：特開2000-049244
出願日： 1998年07月31日
公開日（公表日）： 2000年02月18日
要約：

【要約】【課題】 MIOS構造不揮発性半導体記憶装置において、低電圧化、高集積化及び高信頼化を実現する。【解決手段】 P型半導体基板101上にゲート酸化膜102、選択ゲート103及びCVDシリコン酸化膜104を形成後、レジスト105をマスクとしてヒ素106を注入してドレイン拡散層107を形成する。CVDシリコン窒化膜からなるサイドウオール108を形成し、そのサイドウオール108をマスクとしてヒ素106を注入してソース拡散層109を形成する。パイロジェニック酸化により、ドレイン拡散層107上とソース拡散層109上に、熱酸化膜110を形成する。サイドウオール108及び露出したゲート酸化膜102を除去した後、ONO膜構造のキャリヤトラップ膜111及び側壁絶縁膜113を形成する。選択ゲート103と直交する方向に、制御ゲート114を形成する。

請求項（抜粋）：

半導体基板に互いに平行な帯状のソース拡散層及びドレイン拡散層が形成され、前記半導体基板上の前記ソース拡散層、前記ドレイン拡散層間のチャネル領域上にはゲート絶縁膜を介して、ドレイン拡散層側に寄せられ、ソース拡散層とは間隔をもって、帯状の選択ゲートが前記ソース拡散層及び前記ドレイン拡散層と平行な方向に形成され、前記チャネル領域上でソース拡散層と選択ゲートとの間の部分では書込み又は消去を行うキャリヤトラップ膜を介し、かつ前記選択ゲート、ソース拡散層及びドレイン拡散層上には絶縁膜を介して、帯状の制御ゲートが前記選択ゲート、前記ソース拡散層及び前記ドレイン拡散層と直交する方向に形成されており、前記ソース拡散層及び前記ドレイン拡散層を所定の電位にした状態で、前記選択ゲートと前記制御ゲートにより前記チャネル領域の表面電位を制御して、前記キャリヤトラップ膜へ電子又は正孔の注入を行うことによって電気的なプログラムを可能にするMIOS型の半導体記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (43件)：

5F001AA14 ,  5F001AB02 ,  5F001AB03 ,  5F001AB08 ,  5F001AC02 ,  5F001AC06 ,  5F001AD12 ,  5F001AD41 ,  5F001AD51 ,  5F001AD52 ,  5F001AD62 ,  5F001AE02 ,  5F001AE03 ,  5F001AE08 ,  5F001AG02 ,  5F001AG03 ,  5F001AG10 ,  5F001AG12 ,  5F001AG21 ,  5F001AG29 ,  5F083EP18 ,  5F083EP23 ,  5F083EP24 ,  5F083EP33 ,  5F083EP34 ,  5F083EP37 ,  5F083ER02 ,  5F083ER06 ,  5F083ER09 ,  5F083ER14 ,  5F083ER16 ,  5F083ER22 ,  5F083GA05 ,  5F083GA09 ,  5F083GA21 ,  5F083JA04 ,  5F083JA32 ,  5F083PR03 ,  5F083PR05 ,  5F083PR12 ,  5F083PR21 ,  5F083PR36 ,  5F083PR39