特許
J-GLOBAL ID：200903056699363848
ラッチ型感知増幅部及びメモリ読出回路
発明者：
出願人/特許権者：
代理人 (1件)：
笹島 富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-203578
公開番号（公開出願番号）：特開平10-106271
出願日： 1997年07月29日
公開日（公表日）： 1998年04月24日
要約：
【要約】 (修正有)【課題】ビットライン対の電位差が必要以上に大きくなることを防止する。【解決手段】イネーブル信号によってターンオン動作時にシステム動作を初期化する第1スイッチング手段MN101、該状態で二つのデータラインDATA,DATABに乗せられるデータ電圧の状態に応じてそれぞれオン/オフ動作してシステム初期動作を行う第2スイッチング手段MN102,MN103、プリチャージ信号によってターンオンされ、二つの出力信号の電位を初期化する第3スイッチング手段MP103,MP104 、及び第3スイッチング手段の動作に応じて第2スイッチング手段を通じて流入したデータをラッチ動作して二つのデータ出力端SOUT,SOUTBへ出力するラッチ手段(MP101,MP102,MN104,MN105)を備え、他のデータ出力端の電圧状態に応じてオン/オフ動作してオン動作時に該当データ出力端にかかる電位で当該データラインと接続されているビットラインの電位差をプルアップさせる。
請求項（抜粋）：
メモリ素子に用いられる感知増幅部において、イネーブル信号によってオン/オフ動作し、ターンオン動作時にシステム動作を初期化する第1スイッチング手段と、前記第1スイッチング手段がターンオン動作された状態で二つのデータラインに乗せられるデータ電圧の状態に応じて、それぞれオン/オフ動作してシステム初期動作を行う第2スイッチング手段と、プリチャージ信号によってターンオンされ、二つの出力信号の電位を初期化する第3スイッチング手段と、前記第3スイッチング手段の動作に応じて前記第2スイッチング手段を通じて流入したデータを、ラッチ動作して二つのデータ出力端へ出力するラッチ手段と、前記ラッチ手段の各データ出力端と前記各データラインとの間にそれぞれ接続されており、他方のデータ出力端の電圧状態に応じてオン/オフ動作してオン動作時に当該データ出力端にかかる電位で当該データラインと接続されている低電位側のビットラインの電位をプルアップさせるフィードバックスイッチング手段と、を含むことを特徴とするラッチ型感知増幅部。
IPC (2件)：
G11C 11/419
, G11C 11/409
G11C 11/34 311
, G11C 11/34 353 A
