特許

J-GLOBAL ID：200903056720465044

ヒューズ回路および冗長記憶回路

発明者： 鵜飼 裕明 ,  関 照夫
出願人/特許権者： 富士通株式会社 ,  富士通ヴィエルエスアイ株式会社
代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平5-230516
公開番号（公開出願番号）：特開平7-085686
出願日： 1993年09月16日
公開日（公表日）： 1995年03月31日
要約：

【要約】【目的】ヒューズ素子の非切断時における貫通電流を増大させることなく、確実な冗長制御信号を生成することが可能なヒューズ回路を提供する。【構成】高電位側電源VCCと低電位側電源VSSの間には、抵抗R1とヒューズ素子fと抵抗R2とが直列に接続されている。ヒューズ素子fの両端のノードC,DはEx-OR 12の入力側に接続されている。そして、Ex-OR 12の出力側から冗長制御信号Sが出力される。ヒューズ素子fの非切断時には、その抵抗RF が各抵抗R1,R2より十分に小さくなるように、また、抵抗R1は抵抗R2より十分に大きくなるように定められている(RF <<R2<<R1)。

請求項（抜粋）：

高電位側電源(VCC)と低電位側電源(VSS)の間に直列に接続された、第1の抵抗(R1)と、ヒューズ素子(f)と、第1の抵抗(R1)より低抵抗の第2の抵抗(R2)と、ヒューズ素子(f)の両端のノード(C,D)が入力側に接続され出力側からヒューズ切断の有無を出力する排他的論理和回路(12)とを備えたことを特徴とするヒューズ回路。

IPC (2件)：

G11C 17/14 ,  G11C 29/00 301