特許
J-GLOBAL ID：200903056731242080
メモリ管理回路及びメモリ管理回路付きのプロセッサユニット
発明者：
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出願人/特許権者：
代理人 (1件)：
真田 有
公報種別：公開公報
出願番号（国際出願番号）：特願平4-060199
公開番号（公開出願番号）：特開平5-265864
出願日： 1992年03月17日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】 本発明は、メモリ管理回路及びこのメモリ管理回路付きのプロセッサユニットに関し、APLプログラムの異常によるOS利用領域のデータ破壊を防ぐためのメモリ管理機能を有し汎用プロセッサの外部回路として機能するメモリ管理回路及びこのメモリ管理回路付きのプロセッサユニットを提供することを目的とする。【構成】 メモリ管理回路22を、コマンドフェッチアドレスがOSプログラム領域であるのかAPLプログラム領域であるのかを判定する第1比較器24と、第1比較器24の判定結果を保持するラッチ25と、プロセッサより出力されるメモリ書き込みアドレスがOSシステム利用領域であるのかAPL利用領域であるのかを判定する第2比較器27と、APLプログラムよりOS利用領域に対する誤書き込みを検出するアンドゲート28とで構成し、更にこのメモリ管理回路22をプロセッサ20の外部にそなえるように構成する。
請求項（抜粋）：
メモリにおけるプログラム格納領域内のオペレーティングシステムプログラム領域とアプリケーションプログラム領域との境界アドレスを設定する第1アドレス設定部(1)からの該境界アドレスと、プロセッサより出力されるコマンドフェッチアドレスとを比較して、該プロセッサより出力されるコマンドフェッチアドレスが該オペレーティングシステムプログラム領域であるのか該アプリケーションプログラム領域であるのかを判定する第1比較器(2)と、該第1比較器(2)の判定結果を保持するラッチ(3)と、メモリにおける記憶領域内のオペレーティングシステム利用領域とアプリケーション利用領域との境界アドレスを設定する第2アドレス設定部(4)からの該境界アドレスと、プロセッサより出力されるメモリ書き込みアドレスとを比較して、該プロセッサより出力されるメモリ書き込みアドレスが該オペレーティングシステム利用領域であるのか該アプリケーション利用領域であるのかを判定する第2比較器(5)と、該第2比較器(5)からの出力と該ラッチ(3)の出力との論理積演算を施して、アプリケーションプログラムより該オペレーティングシステム利用領域に対する誤書き込みを検出するアンドゲート(6)とをそなえて構成されたことを特徴とする、メモリ管理回路。
引用特許：
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