特許
J-GLOBAL ID：200903056742697305
半導体装置の製造方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-161014
公開番号（公開出願番号）：特開平11-008326
出願日： 1997年06月18日
公開日（公表日）： 1999年01月12日
要約：
【要約】【課題】 製造プロセスを簡略化しながらバイポーラトランジスタ部およびCMOSトランジスタ部のエッチングダメージを低減し得る半導体装置の製造方法を提供する。【解決手段】 CMOSトランジスタ形成時のエッチング保護膜として、外部ベース引出し電極23となる外部ベース引出し電極層23bを用いるとともに、バイポーラトランジスタ形成時のエッチング保護膜として、最終的にゲート電極となるポリシリコン膜134を含む積層膜を用いる。これにより、エッチング保護膜の形成工程と外部ベース電極およびゲート電極の形成工程とを兼ねることが可能となる。その結果、製造プロセスが簡略化されながらバイポーラトランジスタ部およびCMOSトランジスタ部のエッチングダメージが軽減される。
請求項（抜粋）：
バイポーラトランジスタと電界効果トランジスタとが半導体基板上に形成された半導体装置の製造方法であって、前記半導体基板の主表面上に素子分離絶縁膜を形成する工程と、前記半導体基板の主表面上に、ゲート絶縁膜と、少なくとも第1の半導体膜と、第1の絶縁膜とを順次形成することにより積層膜を形成する工程と、前記バイポーラトランジスタのエミッタ領域およびベース領域上に位置する前記積層膜を除去する工程と、前記エミッタ領域および前記ベース領域上に、外部ベース引出し電極用の第2の半導体膜を形成する工程と、前記第2の半導体膜上に第2の絶縁膜を形成する工程と、前記第2の半導体膜の側面および前記第2の絶縁膜の側面に第1のサイドウォール絶縁膜を形成するとともに、前記第1の半導体膜上の前記第1の絶縁膜を除去する工程と、前記第1の半導体膜上に少なくとも第3の半導体膜を形成した後、前記第1の半導体膜および前記第3の半導体膜をパターニングすることによりゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板の主表面に不純物をイオン注入することにより1対のソース/ドレイン領域を形成する工程と、前記第2の半導体膜をパターニングすることにより外部ベース引出し電極とエミッタ用開口とを形成する工程と、前記エミッタ用開口を介して前記半導体基板の主表面に不純物をイオン注入することによりベース領域を形成する工程と、前記エミッタ用開口内に位置する前記外部ベース引出し電極の側面に第2のサイドウォール絶縁膜を形成する工程と、前記エミッタ用開口内で前記半導体基板の主表面に電気的に接続する第4の半導体膜を形成した後パターニングすることにより、エミッタ電極を形成する工程とを備えた、半導体装置の製造方法。
IPC (2件)：
H01L 21/8249
, H01L 27/06
