特許

J-GLOBAL ID：200903056757265568

半導体試験方法及び装置

発明者： 手塚 徹
出願人/特許権者： 富士通株式会社
代理人 (1件)： 松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平9-020558
公開番号（公開出願番号）：特開平10-222999
出願日： 1997年02月03日
公開日（公表日）： 1998年08月21日
要約：

【要約】【課題】試験に必要な記憶容量を低減し、かつ、試験中に救済行又は救済列のアドレスを決定する。【解決手段】検出された不良ビットの行アドレスADRr及び列アドレスADRcに対し、一方では、各不良行アドレスADRrについて不良行アドレスADRr上に存在する不良ビットの列アドレスADRcを記憶し、該不良行アドレスADRr上の不良ビットを計数し(計数値CNTc)、これと並列的に他方では、各不良列アドレスADRcについて不良列アドレスADRc上に存在する不良ビットの行アドレスADRrを記憶し、該不良列アドレスADRc上の不良ビットを計数し(計数値CNTr)、CNTc>(残存スペアセル列数SPc)のとき、計数値CNTcの最後の計数に対応した不良行アドレスADRrを救済行アドレスADRraと判定し、残存スペアセル行数SPrをデクリメントし、CNTr>SPrのとき、計数値CNTrの最後の計数に対応した不良列アドレスADRcを救済列アドレスADRrcと判定し、SPcをデクリメントする。

請求項（抜粋）：

残存スペアセル行数SPr及び残存スペアセル列数SPcを記憶しておき、検出された不良ビットの行アドレス及び列アドレスである不良行アドレスADRr及び不良列アドレスADRcに対して、一方では、各不良行アドレスADRrについて不良行アドレスADRr上に存在する不良ビットの列アドレスADRcを記憶し、該不良行アドレスADRr上の不良ビットを計数し、他方では、各不良列アドレスADRcについて不良列アドレスADRc上に存在する不良ビットの行アドレスADRrを記憶し、該不良列アドレスADRc上の不良ビットを計数し、該不良行アドレスADRr上の不良ビット計数値CNTcが該残存スペアセル列数SPcを越えるときには、該不良ビット計数値CNTcの最後の計数に対応した不良行アドレスADRrを救済行アドレスADRraと判定し、該残存スペアセル行数SPrを1だけ減少させ、該不良列アドレスADRc上の不良ビット計数値CNTrが該残存スペアセル行数SPrを越えるときには、該不良ビット計数値CNTrの最後の計数に対応した不良列アドレスADRcを救済列アドレスADRrcと判定し、該残存スペアセル列数SPcを1だけ減少させる、ことを特徴とする半導体試験方法。

IPC (2件)：

G11C 29/00 655 ,  G01R 31/28

FI (2件)：

G11C 29/00 655 S ,  G01R 31/28 B