特許
J-GLOBAL ID：200903056790075030
割込み制御回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平5-210619
公開番号（公開出願番号）：特開平7-064804
出願日： 1993年08月25日
公開日（公表日）： 1995年03月10日
要約：
【要約】【目的】 1つの信号線に複数の意味付けをもたせ多重化することにより信号線の低減を図って実装密度をあげることのできる割込み制御回路を提供する。【構成】 複数の割込み信号を所定のタイミングに従ってバス上の同一の割込み信号ライン13上に出力する割込み出力手段1、2、3、4、8、9、10、11と、前記割込み信号ライン13上の複数の割込み信号の取り込みのタイミングを発生させる取り込みタイミング発生手段5と、前記取り込みタイミング発生手段5により発生させたタイミングに従って前記割込み信号ライン上の複数の割込み信号を各々分離して取り込んで格納する複数のラッチ手段7とを設ける。
請求項（抜粋）：
複数の割込み信号を所定のタイミングに従ってバス上の同一の割込み信号ライン上に出力する割込み出力手段と、前記割込み信号ライン上の複数の割込み信号の取り込みのタイミングを発生させる取り込みタイミング発生手段と、前記取り込みタイミング発生手段により発生させたタイミングに従って前記割込み信号ライン上の複数の割込み信号を各々分離して取り込んで格納する複数のラッチ手段とを具備した事を特徴とする割込み制御回路。
IPC (2件)：
G06F 9/46 311
, G06F 13/24 310
