特許

J-GLOBAL ID：200903056813119308

半導体装置の製造方法および半導体装置

発明者： 清水 茂 ,  内藤 徳雄 ,  樋 和宏
出願人/特許権者： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-315279
公開番号（公開出願番号）：特開2002-124686
出願日： 2000年10月16日
公開日（公表日）： 2002年04月26日
要約：

【要約】【課題】 半導体装置が有するトレンチの側壁に最適な膜厚の表面保護膜および表面最終保護膜を堆積する。【解決手段】 ウエットエッチング法による絶縁膜3のエッチングと、等方性ガスを用いたドライエッチング法によるi層2およびn型高濃度基板1のエッチングとを組み合わせることにより、その断面形状が、底部が上部に比べて細い順テーパー形状となるトレンチ溝5を形成する。ドライエッチング時においては、トレンチ溝5の断面形状が順テーパー形状となるように、ドライエッチング時のエッチングガスの流量およびエッチング時間を調節する。

請求項（抜粋）：

(a)半導体基板の主面上に第1半導体層を成長させる工程、(b)前記第1半導体層の表面に第1絶縁膜を形成する工程、(c)前記第1絶縁膜の表面にマスキング層を形成する工程、(d)前記マスキング層をマスクとして前記第1絶縁膜の不要部分を除去する工程、(e)前記マスキング層をマスクとして前記第1半導体層および前記半導体基板の不要部分を除去する工程、(f)前記マスキング層を除去した後、前記第1絶縁膜をマスクとして前記第1半導体層に含まれる第1領域または前記第1半導体層と前記半導体基板とに含まれる第1領域を除去し、第1溝部を形成する工程、を含み、前記第1溝部は底部が上部に比べて細い順テーパー形状に形成することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 29/861 ,  H01L 21/329

FI (3件)：

H01L 29/91 D ,  H01L 29/91 B ,  H01L 29/91 L