半導体装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：大島陽一
公報種別：公開公報
出願番号（国際出願番号）：特願平7-262393
公開番号（公開出願番号）：特開平8-139205
出願日： 1995年09月14日
公開日（公表日）： 1996年05月31日
要約：

【要約】 (修正有)【課題】基板バイアスを確実に印加可能であり、かつコンタクトホールを開孔するための広い領域を各ゲート電極に確保する必要がない半導体装置の製造方法を提供する。【解決手段】ゲート電極を接続する例えばCMOS構成をなす各トランジスタ11,12のゲート電極となるべき領域の下部に閾値電圧調整用の不純物を導入するのと同時に基板バイアスを印加するための導電層領域7,8にも不純物を導入しておくことで、その後、ソース・ドレイン領域6に不純物を導入するよりも前に導電層の上に配線13パターンを形成しても導電層全体に好適に導通が確保でき、基板バイアスを確実に印加可能となることから、各トランジスタ11,12のゲート電極同士を該ゲート電極形成と同時に同一層にて接続可能となり、コンタクトホールを開孔するための広い領域を必ずしも各ゲート電極毎に確保する必要がなく、各素子が小型化する。

請求項（抜粋）：

ゲート電極同士が接続された複数のMOS型トランジスタと、前記各トランジスタ間に設けられた基板バイアス印加用導電層とを有する半導体装置の製造方法であって、ゲート酸化膜を形成する過程と、ゲート電極下のチャネル領域となるべき領域及び前記各トランジスタ間に位置する基板バイアス印加用の導電層となるべき領域に同時に閾値電圧調整用の不純物を導入する過程と、前記ゲート酸化膜上にポリシリコン層を形成する過程と、前記ポリシリコン層をパターニングして各トランジスタのゲート電極と該ゲート電極間を接続するための配線とを同一層で形成する過程と、ソース・ドレイン領域、前記ゲート電極、前記配線及び前記基板バイアス印加用導電層となるべき部分に同時に不純物を導入する過程とを有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/8238 , H01L 27/092 , H01L 21/3205 , H01L 29/43

FI (3件)：

H01L 27/08 321 F , H01L 21/88 P , H01L 29/46 A

前のページに戻る