特許

J-GLOBAL ID：200903056817630392

プロセッサ

発明者： 吉竹 昭博
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-054025
公開番号（公開出願番号）：特開平5-257684
出願日： 1992年03月13日
公開日（公表日）： 1993年10月08日
要約：

【要約】【目的】 パイプライン処理により命令を解釈実行するプロセッサにおいて、先行命令の演算結果を自命令のオペランドアドレス計算の入力に使用する場合の性能の低下を改善する。【構成】 該プロセッサにおいて、命令の実行を行う演算器(ALU) と,オペランドアドレスの計算を行う演算器(AU)と、特定の命令(加算命令,減算命令,シフト命令)を検出する第1の手段と,先行命令の演算結果を自命令のオペランドアドレス計算の入力として使用するかどうかを検出する第2の手段を備え、上記第1の手段と,第2の手段に検出出力があったとき、該出力を受けて、上記オペランドアドレスの計算を行う演算器(AU)は、該先行命令の演算に使用するソースデータ(SD,SS) を入力として、該先行命令での演算(OE)と同じサイクルで、自命令のオペランドアドレス計算(AC)を同時に行う。このとき、該演算器(AU)は3入力加減算器で構成する。或いは、その入力にシフト処理を行うシフト手段を設ける。

請求項（抜粋）：

パイプライン処理により命令を解釈実行するプロセッサにおいて、命令の実行を行う演算器(ALU)(4)と, オペランドアドレスの計算を行う演算器(AU)(1) と,特定の命令コードを検出する第1の手段(6) と, 自命令のオペランドアドレス計算の入力として、前記自命令よりパイプライン上先行して実行されている命令の演算結果を使用するかどうかを検出する第2の手段(7) とを備え、上記第1の手段(6) と,第2の手段(7) に検出出力があったとき、該出力を受けて、上記オペランドアドレスの計算を行う演算器(AU)(1) は、前記先行命令の演算に使用するソースデータ(SD,SS) を入力として、該先行命令での演算(OE)と同じサイクルで、自命令のオペランドアドレス計算(AC)を同時に行うように構成したことを特徴とするプロセッサ。

引用特許：

審査官引用 (3件)

• 特開昭58-112438
  
• 特開昭50-090437
  
• 特開昭52-064326