特許
J-GLOBAL ID：200903056865407204
PLL回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
小鍜治 明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-056842
公開番号（公開出願番号）：特開平6-268513
出願日： 1993年03月17日
公開日（公表日）： 1994年09月22日
要約：
【要約】【目的】 本発明は、PLL回路に関するもので、PLL回路の入力信号に対して、遅延回路を用いて、電圧制御発振器の出力クロックの遅延時間を一定に変化させることを目的とする。【構成】 位相比較器4と、低域通過フィルタ5と、電圧制御発振器6と、1/M分周器7と、前記電圧制御発振器6の出力及び反転出力を入力としたセレクタ8と、そのセレクタ8の出力をクロックとし、前記1/M分周器7の出力を入力としたD-FF9と、そのD-FF9の出力を入力としたアナログ遅延器10とからなる。
請求項（抜粋）：
位相比較器と、その位相比較器の出力を入力とした低域通過フィルタと、その低域通過フィルタの出力を入力とした電圧制御発振器と、その電圧制御発振器の出力を入力とした1/M分周器と、前記電圧制御発振器の出力及び反転出力を入力としたセレクタと、そのセレクタの出力をクロックとし、前記1/M分周器の出力を入力としたD-フリップフロップと、そのD-フリップフロップの出力を入力としたアナログ遅延器と、そのアナログ遅延器の出力及びPLL回路の入力信号を前記位相比較器に入力するPLL回路。
引用特許：
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