特許
J-GLOBAL ID：200903056898829384
可変遅延回路
発明者：
出願人/特許権者：
代理人 (1件)：
草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-178812
公開番号（公開出願番号）：特開平10-019990
出願日： 1996年07月09日
公開日（公表日）： 1998年01月23日
要約：
【要約】【課題】 OFFSET TPDを発生する回路素子の段数を選択経路数に無関係に一定にする可変遅延回路を提供する。【解決手段】 同一構成のn個のORゲートを具備し、同一構成のn個のANDゲートを具備し、n個のORゲートは一方の入力に隣接するORゲートの出力が接続すると共にORゲート最終段は一方の入力にL-レベルの電圧が供給され、n個のORゲートの他方の入力にはANDゲートの出力が接続しており、入力端子INに入力されるパルスをトリガとして歩進して遅延量を発生する経路を選択する制御回路4を具備し、n個のANDゲートの一方の入力および制御回路4のCLK端子は入力端子INに接続し、n個のANDゲートそれぞれの他方の入力には制御回路4の経路選択信号出力端に接続する可変遅延回路。
請求項（抜粋）：
ゲートディレイDrを有する同一構成のn個のORゲートOR0ないしOR(n-1)を具備し、伝搬遅延時間Dnが互に同一のn個のANDゲートAND0ないしAND(n-1)を具備し、n個のORゲートは一方の入力に隣接するORゲートの出力が接続すると共に最終段のORゲートは一方の入力にL-レベルの電圧が供給されており、n個のORゲートそれぞれの他方の入力には対応するANDゲートの出力が接続しており、入力端子INに入力されるパルスをトリガとして歩進して遅延量を発生する経路を選択する経路選択信号SEL0ないしSEL(n-1)を出力する制御回路を具備し、n個のANDゲートそれぞれの一方の入力および制御回路のCLK端子は共通して入力端子INに接続しており、n個のANDゲートそれぞれの他方の入力には制御回路の対応する経路選択信号出力端に接続することを特徴とする可変遅延回路。
IPC (2件)：
FI (2件)：
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