特許
J-GLOBAL ID：200903056907252788
論理回路
発明者：
出願人/特許権者：
代理人 (1件)：
川口 義雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-186585
公開番号（公開出願番号）：特開平5-028789
出願日： 1991年07月25日
公開日（公表日）： 1993年02月05日
要約：
【要約】【目的】 クロック同期式のフリップフロップを含む論理回路の消費電流を低減する。【構成】 フリップフロップ11の入力データ信号と出力信号の論理レベルが等しい場合には、排他的ORゲート111の出力信号N1はローレベルとなり、クロック信号はNANDゲート112でブロックされ、フリップフロップ11には供給されない。即ち、フリップフロップの出力信号の論理レベルが新たに入力されるデータ信号の論理レベルと同じである場合には、クロック信号はフリップフロップには供給されない。従って、フリップフロップの内部回路に無駄な充放電電流が流れることが防止される。また、各フリップフロップには夫々NANDゲート112,122,132,142を介してクロック信号が供給される。従って駆動能力の大きいインバータを用いてクロック信号を各フリップフロップに供給する必要がなく、信号反転時の貫通電流を低減することができる。
請求項（抜粋）：
少なくとも1つのクロック同期式のフリップフロップと、外部から供給されるクロック信号の前記フリップフロップへの入力を前記フリップフロップの出力信号及び前記フリップフロップに新たにラッチされるべき入力信号の論理レベルに従って制御する手段とを備えたことを特徴とする論理回路。
IPC (3件)：
G11C 19/28
, G11C 19/00
, H03K 3/02
