特許

J-GLOBAL ID：200903056908155743

強誘電体メモリ素子の製造方法

発明者： 宣 鎬 正 ,  權 純 容 ,  廉 勝 振
出願人/特許権者： 現代電子産業株式会社
代理人 (1件)： 瀬谷 徹 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-281530
公開番号（公開出願番号）：特開2000-114470
出願日： 1999年10月01日
公開日（公表日）： 2000年04月21日
要約：

【要約】 (修正有)【課題】 層間絶縁膜と下部電極の間の接着力を増加させ、下部電極の表面粗さを向上させる強誘電体メモリ素子の製造方法を提供する。【解決手段】 上部に第1層間絶縁膜12が形成された半導体基板11の上にチタン膜及び第1白金膜を順次形成する段階;前記基板を酸素雰囲気下で熱処理して、前記チタン膜と第1白金膜を、白金含みのチタン酸化膜に変換する段階;前記白金含みのチタン酸化膜の上に下部電極用第2白金膜16a、強誘電体薄膜17a及び上部電極用第3白金膜18aを形成する段階;前記第3白金膜をエッチングして上部電極を形成する段階;及び前記強誘電体薄膜、前記第2白金膜及び前記白金含みのチタン酸化膜をエッチングしてキャパシタを形成する段階を含む方法とする。

請求項（抜粋）：

上部に第1層間絶縁膜が形成された半導体基板の上にチタン膜及び第1白金膜を順次形成する段階;前記基板を酸素雰囲気下で熱処理し、前記チタン膜と第1白金膜を白金含みのチタン酸化膜に変換させる段階;前記白金含みのチタン酸化膜の上に下部電極用第2白金膜、強誘電体薄膜及び上部電極用第3白金膜を形成する段階;前記第3白金膜をエッチングして上部電極を形成する段階;及び、前記強誘電体薄膜、前記第2白金膜及び前記白金含みのチタン酸化膜をエッチングしてキャパシタを形成する段階を含むことを特徴とする強誘電体メモリ素子の製造方法。

IPC (4件)：

H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 451 ,  H01L 29/78 371

引用特許：

審査官引用 (1件)

• 強誘電体メモリ装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-146675   出願人：三星電子株式会社