特許

J-GLOBAL ID：200903056932329019

PDP駆動用パルス発生制御装置

発明者： 仲埜 隆
出願人/特許権者： 株式会社富士通ゼネラル
公報種別：公開公報
出願番号（国際出願番号）：特願平6-212863
公開番号（公開出願番号）：特開平8-076715
出願日： 1994年09月06日
公開日（公表日）： 1996年03月22日
要約：

【要約】【目的】 PDP駆動用パルスの発生に関し、表示画素数が全く無いか、又は著しく少ないサブフィールドについて同駆動用パルスの発生を停止する。【構成】 RGB各映像信号を所定ビット数のディジタル信号に変換するA/D変換部1aと、同ディジタル信号から01H乃至FFHデータ(16進)をデコードするデコーダ1b等と、1フレームごとにリセットしてデコードデータ数をカウントするカウンタ1f等と、カウンタ出力を順次切り換えるセレクタ1jと、セレクタよりの各カウンタ出力から、ディジタル信号の最下位から最上位ビットまでのビットごとについてデコードデータ数の総和を所定の手順に従い演算する演算部4と、判別基準を記憶しているメモリ部5と、演算結果を判別する判別部6と、デコードデータ総数が所定数以下のビットについては対応するサブフィールドに対する駆動パルスの発生を停止させる制御部7とで構成する。

請求項（抜粋）：

全画面に渡り表示データに応じた壁電荷が形成されるアドレス期間と、維持放電を行わしめるための駆動パルスを印加するサスティン期間とからなるサブフィールドを所定数により1フレームを構成するPDP表示において、赤映像信号、緑映像信号、及び青映像信号それぞれについてアナログ信号から所定ビット数のディジタル映像信号に変換するA/D変換部と、前記A/D変換部それぞれよりの所定ビット数のディジタル映像信号から、16進表示における01H乃至FFHデータそれぞれをデコードする各A/D変換部ごとに設けてなるデコーダそれぞれと、1フレームごとにリセットして前記デコーダそれぞれよりのデコードデータ数をカウントする前記01H乃至FFHデコーダごとに設けてなるカウンタそれぞれと、前記カウンタの出力を順次切り換えるセレクタと、前記セレクタよりの各カウンタ出力から、ディジタル映像信号の最下位ビットから最上位ビットまでのそれぞれのビットごとについて前記デコードデータ数の総和を所定の手順に従い演算する演算部と、前記セレクタ及び演算部を制御するとともに、前記演算部で演算したビットごとのデコードデータ総数が所定数以下のビットについては当該ビットに対応するサブフィールドに対する駆動パルスの発生を停止するように駆動パルス発生部を制御する制御部とで構成したことを特徴とするPDP駆動用パルス発生制御装置。

引用特許：

出願人引用 (4件)

• 特開平2-066593
  
• PDP駆動回路
  公報種別：公開公報   出願番号：特願平5-219932   出願人：株式会社富士通ゼネラル
• 特開昭55-065990
  
• 特開昭60-073688