特許
J-GLOBAL ID：200903056944353080
半導体記憶装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-192102
公開番号（公開出願番号）：特開平11-039895
出願日： 1997年07月17日
公開日（公表日）： 1999年02月12日
要約：
【要約】【課題】 ローアドレス信号によるばらつきを考慮する必要がなく、かつ冗長時と通常時とでワード線を立ち上げて活性化するタイミングを等しくすることができる冗長回路を有する半導体記憶装置を提供する。【解決手段】 4バンクからなる64MビットのSDRAMであって、複数の正規メモリセル、冗長メモリセルなどからなる4個のバンクと、周辺回路とから構成され、アドレス信号によりラッチ回路、プリデコーダまたは冗長回路、ローデコーダを介してメモリセルアレー内のメモリセルを選択するロー系のアクセスパスにおいて、救済アドレス比較回路に、データの書き込みまたは読み出しの際のローアドレス信号のうち、一番遅いローアドレス信号BXaT/Bに接続し、この一番遅いローアドレス信号BXaT/Bから直接、ワード線を立ち上げるためのロー系イネーブル信号XEを生成する救済判定モニタが設けられている。
請求項（抜粋）：
救済アドレスと書き込みまたは読み出しアドレスとの比較を行い、一致した場合は前記救済アドレスに対応した冗長アドレスのメモリセルに対してデータの書き込みまたは読み出しを行い、不良メモリセルを冗長メモリセルに置き換えて救済する冗長回路を有する半導体記憶装置であって、前記冗長回路は、前記データの書き込みまたは読み出しの際のローアドレス信号のうち、一番遅いローアドレス信号に接続し、この一番遅いローアドレス信号から直接、ワード線を活性化するためのロー系イネーブル信号を生成する救済判定手段を有することを特徴とする半導体記憶装置。
IPC (5件)：
G11C 29/00 603
, G11C 29/00
, G11C 11/407
, G11C 11/401
, H01L 27/10
G11C 29/00 603 G
, G11C 29/00 603 K
, H01L 27/10
, G11C 11/34 362 S
, G11C 11/34 371 D
