特許

J-GLOBAL ID：200903056965485962

不良な列にあるアドレスでプログラミングするのに時間を消費することを回避する方法

発明者： アラン・エス・クレッチ・ジュニア ,  ジョン・エム・フリーズマン ,  ケン・ハン・ダック・ライ
出願人/特許権者： アジレント・テクノロジーズ・インク
代理人 (1件)： 奥山 尚一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-335000
公開番号（公開出願番号）：特開2002-203398
出願日： 2001年10月31日
公開日（公表日）： 2002年07月19日
要約：

【要約】【課題】 不良列のアドレスをプログラミングする時間を低減する。【解決手段】 (a)被試験メモリに適用される同じアドレス30によりアドレス指定されるタグRAMを確立し、(b)適用されるアドレスが不良な列に関連することを判定し、(c)タグRAM中の前記適用されるアドレスに前記列が不良であることの表示123、124を記憶し、(d)(a)〜(c)の後に、前記被試験メモリの試験の次の段階の間に自動データ置換機構(35”)をイネーブルし、そして、(e1)前記タグRAMに試験アドレスを適用しつつ、前記被試験メモリを前記試験アドレスにプログラミングすることを試みて、(e2)前記試験アドレスが不良な列に属するものであることの表示を前記タグRAMが含んでいる場合には、被試験メモリが正常であると即座に通知するようにする1によってプログラミングされるべきデータ値を置換することを含む方法を提供する。

請求項（抜粋）：

メモリテスタ上の被試験フラッシュメモリ中の不良な列をプログラミングするのに時間を消費することを回避する方法であって、(a)前記被試験メモリに適用される同じアドレスによりアドレス指定されるタグRAMを確立するステップと、(b)適用されるアドレスが不良な列に関連することを判定するステップと、(c)前記タグRAM中の前記適用されるアドレスに当該列が不良であることの表示を記憶するステップと、(d)ステップ(a)〜(c)の後に、前記被試験メモリの試験の次の段階の間に自動データ置換機構をイネーブルするステップと、その後の、(e1)前記タグRAMに試験アドレスを適用しつつ、前記被試験メモリに対して該試験アドレスでプログラミングすることを試みるステップと、(e2)前記試験アドレスが不良な列に属するものであることの表示を前記タグRAMが含む場合には、前記メモリテスタの自動処理によって、被試験メモリが正常であると即座に通知するようにする「1」によってプログラミングされるべきデータ値を置換するステップとを含んでなる方法。

IPC (3件)：

G11C 29/00 652 ,  G01R 31/28 ,  G11C 16/02

FI (3件)：

G11C 29/00 652 ,  G11C 17/00 601 Z ,  G01R 31/28 B

Fターム (14件)：

2G132AA08 ,  2G132AB01 ,  2G132AC03 ,  2G132AD06 ,  2G132AG00 ,  2G132AL09 ,  2G132AL12 ,  5B025AD04 ,  5B025AD16 ,  5B025AE05 ,  5L106AA10 ,  5L106DD22 ,  5L106DD23 ,  5L106DD24

引用特許：

審査官引用 (2件)

• メモリ試験方法・メモリ試験装置
  公報種別：公開公報   出願番号：特願2001-020306   出願人：株式会社アドバンテスト
• 半導体試験装置及び半導体試験方法
  公報種別：公開公報   出願番号：特願平11-015528   出願人：三菱電機株式会社, 菱電セミコンダクタシステムエンジニアリング株式会社