特許

J-GLOBAL ID：200903056991711210

半導体装置の製造方法

発明者： 川合 真一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-207736
公開番号（公開出願番号）：特開平5-047726
出願日： 1991年08月20日
公開日（公表日）： 1993年02月26日
要約：

【要約】【目的】 SOI基板を用いた半導体装置の製造方法に関し、SOI構造のMOSFETの高速化を図るためにSOI層の厚さを薄くした際にも、下地絶縁膜及び下地絶縁膜とSOI層界面へのホットキャリア電荷の蓄積が回避され、チャネル電流の経時的減少が防止されて、長期高信頼化が図れるSOI基板の提供を目的とする。【構成】 絶縁物上の薄膜状半導体基体にMIS型半導体素子を形成する半導体装置の製造方法において、該薄膜状半導体基体となる半導体基板上に第1の絶縁膜を形成する工程、該第1の絶縁膜中に弗素のイオン注入を行う工程、該半導体基板を、該弗素のイオン注入がなされている該第1の絶縁膜を介して支持基板上に貼着する工程、該半導体基板を非貼着面側から所定の厚さまで研摩して該薄膜状半導体基体を形成する工程を含むように構成する。

請求項（抜粋）：

絶縁物上の薄膜状半導体基体にMIS型半導体素子を形成する半導体装置の製造方法において、該薄膜状半導体基体となる半導体基板上に第1の絶縁膜を形成する工程、該第1の絶縁膜中に弗素のイオン注入を行う工程、該半導体基板を、該弗素のイオン注入がなされている該第1の絶縁膜を介して支持基板上に貼着する工程、該半導体基板を非貼着面側から所定の厚さまで研摩して該薄膜状半導体基体を形成する工程を含むことを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/304 341 ,  H01L 21/02 ,  H01L 27/12 ,  H01L 29/784