特許

J-GLOBAL ID：200903057064659054

キャッシュメモリ装置

発明者： 名児耶 真一
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-046608
公開番号（公開出願番号）：特開平10-240628
出願日： 1997年02月28日
公開日（公表日）： 1998年09月11日
要約：

【要約】【課題】 キャッシュメモリ自体を二重化することなく、システム全体の性能及び信頼性を向上させる。【解決手段】 キャッシュヒット時に、エラー訂正回路106では訂正することが不可能なエラーをエラー検出回路105で検出した場合、当該ブロックが主記憶装置と一致した状態であればリトライ制御回路117によってブロックリード要求をシステムバス500上に発行する。このブロックリード要求に応答して、主記憶装置または他のキャッシュメモリ装置は当該ブロックに係るデータを転送する。登録制御回路112は、当該ブロックデータをキャッシュデータアレイ103に登録する。

請求項（抜粋）：

主記憶装置の一部分に対応するデータを保持するキャッシュメモリ装置であって、訂正不能なエラーが検出されたデータについて前記主記憶装置と一致していることを検出すると、前記主記憶装置から前記訂正不能エラーを有するデータに対応するデータを転送して登録することを特徴とするキャッシュメモリ装置。

IPC (3件)：

G06F 12/16 310 ,  G06F 12/16 320 ,  G06F 12/08

FI (3件)：

G06F 12/16 310 E ,  G06F 12/16 320 F ,  G06F 12/08 J

引用特許：

審査官引用 (4件)

• 特開昭54-011647
  
• 特開平2-287851
  
• 特開昭61-136147
  
• 特開昭59-112498