特許
J-GLOBAL ID：200903057079913933
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平3-343593
公開番号（公開出願番号）：特開平5-175454
出願日： 1991年12月25日
公開日（公表日）： 1993年07月13日
要約：
【要約】【構成】 一対のMOSトランジスタ10、11のドレイン側が相補なる2本のビットライン8、9に接続されるとともに、ソース側が、強誘電体膜をキャパシタ絶縁膜7として備えたキャパシタ13を構成する電極5a、5bにそれぞれ接続され、さらに、ゲート電極が共に共通なワードライン14に接続されてなるメモリセルが同一の半導体基板上にマトリクス状に配列されている半導体記憶装置であって、キャパシタ13の電極5a、5bが半導体基板上に立設されている半導体記憶装置。【効果】 複数の局所配線等を省略することができ、メモリセル回路の簡略化を実現することができる。また、強誘電体膜をキャパシタ絶縁膜7として用いることにより、無効領域であった素子分離領域上に十分なキャパシタ容量を確保することができ、メモリセルの微細化及び高集積化が可能となる。
請求項（抜粋）：
一対のMOSトランジスタのドレイン側が相補なる2本のビットラインに接続されるとともに、前記一対のMOSトランジスタのソース側が、強誘電体膜をキャパシタ絶縁膜として備えたキャパシタを構成する一対の電極にそれぞれ接続され、さらに、前記一対のMOSトランジスタのゲート電極が共に共通なワードラインに接続されてなるメモリセルが同一の半導体基板上にマトリクス状に配列されている半導体記憶装置であって、前記キャパシタの一対の電極が前記半導体基板上に立設されていることを特徴とする半導体記憶装置。
FI (2件)：
H01L 27/10 325 J
, H01L 27/10 325 T
