特許

J-GLOBAL ID：200903057109882639

半導体記憶装置

発明者： 佐藤 一彦 ,  辰巳 雄一 ,  太田 均 ,  鈴木 範明 ,  皆川 英信
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-199163
公開番号（公開出願番号）：特開2000-031438
出願日： 1998年07月14日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】 選択されたメモリセルトランジスタ以外の非選択のメモリセルトランジスタにおける誤書き込み、誤読みだしを防止することを目的とする。【解決手段】 非選択のメモリセルトランジスタM1,M2,M4のソース領域112-3,ドレイン113-3に所定のバイアスを印加して,選択されたメモリセルトランジスタM3以外のメモリセルトランジスタに電流が流れないように構成される。

請求項（抜粋）：

行方向、列方向にマトリクス状に配列された複数のメモリセルトランジスタで構成されたメモリセルアレイと、行方向に配列された複数のメモリセルトランジスタのゲートが共通に接続された複数のワード線と、列方向に配列された複数のメモリセルトランジスタのソース、ドレインが共通に接続された複数のビット線と、このビット線の夫々に並列に接続された第1、第2のスイッチング素子と、この第1のスイッチング素子に接続された第1電圧源と、前記第2のスイッチング素子に接続された第2電圧源と、前記メモリセルトランジスタへのデータの書き込み、読み出し時に、選択されたビット線に接続されたメモリセルトランジスタのドレイン側に配列された全ての非選択ビット線に接続された前記第1のスイッチング素子を導通させるとともに、選択されたビット線に接続されたメモリセルトランジスタのソース側に配列された全ての非選択ビット線に接続された前記第2のスイッチング素子を導通させる制御手段と、を具備することを特徴とする半導体記憶装置。

IPC (5件)：

H01L 27/115 ,  G11C 16/02 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  G11C 17/00 611 F ,  H01L 29/78 371

Fターム (17件)：

5B025AA04 ,  5B025AB02 ,  5B025AC01 ,  5B025AE08 ,  5F001AA11 ,  5F001AA14 ,  5F001AD12 ,  5F001AE02 ,  5F001AE03 ,  5F083EP17 ,  5F083EP18 ,  5F083GA15 ,  5F083KA01 ,  5F083KA05 ,  5F083LA03 ,  5F083LA12 ,  5F083LA16