特許

J-GLOBAL ID：200903057112641260

強誘電体記憶素子及びその製造方法

発明者： 金 現浩
出願人/特許権者： 三星電子株式会社
代理人 (2件)： 志賀 正武 ,  渡邊 隆
公報種別：公開公報
出願番号（国際出願番号）：特願2004-056216
公開番号（公開出願番号）：特開2004-274048
出願日： 2004年03月01日
公開日（公表日）： 2004年09月30日
要約：

【課題】 高集積低電力高速度の強誘電体記憶素子は配線と直交する方向に配列された導電膜パターンを具備する。 【解決手段】 導電膜パターンは、下部の多数の強誘電体記憶セルに共通でに連結される。導電膜パターンはその上部の配線に選択的に電気的に連結される。したがって、速度低下なしに、配線に連結される強誘電体記憶セルの個数を増加させることができるので、強誘電体記憶セルアレイの効率を極大化することができ、結果的に、チップの大きさを減らすことができる。【選択図】 図5A

請求項（抜粋）：

各々下部電極、強誘電体膜及び上部電極で構成され、行及び列方向に半導体基板上に配置された強誘電体キャパシタ積層構造と、 前記強誘電体キャパシタ積層構造の上部に配置され、それらに電気的に連結され、列方向に伸長し、行方向に配置された金属配線とを含み、 前記各金属配線は行方向に配列された少なくとも4個以上の強誘電体キャパシタ積層構造に共通に電気的に接続されることを特徴とする強誘電体記憶素子。

IPC (1件)：

H01L27/105

FI (2件)：

H01L27/10 444Z ,  H01L27/10 444B

Fターム (26件)：

5F083AD51 ,  5F083AD53 ,  5F083FR02 ,  5F083GA09 ,  5F083GA21 ,  5F083GA25 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA56 ,  5F083KA03 ,  5F083KA19 ,  5F083LA01 ,  5F083LA05 ,  5F083LA19 ,  5F083LA21 ,  5F083MA03 ,  5F083MA04 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01 ,  5F083PR39 ,  5F083PR40

引用特許：

出願人引用 (4件)

• 米国特許第4,873,664号明細書
  
• 米国特許第5,978,251号明細書
  
• 米国特許第6,137,711号明細書
  
• 米国特許第6,151,243号明細書
  

審査官引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-012483   出願人：松下電器産業株式会社