特許
J-GLOBAL ID：200903057136039242
ディジタルPLL装置
発明者：
出願人/特許権者：
代理人 (1件)：
小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-285210
公開番号（公開出願番号）：特開平6-111490
出願日： 1992年09月30日
公開日（公表日）： 1994年04月22日
要約：
【要約】【構成】 標準再生クロックSRCKを6ビットカウンタ132で64分周した出力信号の周期を、9ビットカウンタ137によりマスタクロックMCKでカウントして計測し、その計測値を再生クロックのセンタ周期を表す値K3 とする。また、この計測値に対して、ロック下限周期比を乗算器86Mにより乗算してロックレンジの下限周期を表す定数K1 を求め、ロック上限周期比を乗算器87Mにより乗算してロックレンジの上限周期を表す定数K2 を求める。【効果】 入力信号のクロックレートが変化しても、ロックセンタ周期と、ロックレンジの上限、下限が自動的に決まるため、回路構成を簡略化できる。
請求項（抜粋）：
PLL再生クロックと入力信号との間の位相誤差をマスタクロックを用いて検出した位相誤差データに基づいてPLL再生クロックを制御するディジタルPLL装置において、再生クロックと同じ周波数の基準クロックの周期をマスタクロックを単位として計測する回路を備え、この計測値をPLL再生クロックの中心周期として上限周期と下限周期を求め、これらの上限周期と下限周期との間の範囲をPLLのロックレンジとすることを特徴とするディジタルPLL装置。
IPC (3件)：
G11B 20/14 351
, H03L 7/06
, H04L 7/033
H03L 7/06 B
, H04L 7/02 B
