特許
J-GLOBAL ID：200903057175146501
通信制御LSI
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平5-161536
公開番号（公開出願番号）：特開平7-021121
出願日： 1993年06月30日
公開日（公表日）： 1995年01月24日
要約：
【要約】【目的】チップサイズの増大の問題が起こらず、RAMの使用量が少なく、かつ使用目的(例えば送信FIFO用、受信FIFO用)に対して割り当てられる記憶領域の語長比率を自由に変更できる通信制御LSIを提供する。【構成】複数のデータ領域を共通の共有RAM12上に設定する。各データ領域を管理するために、例えば、送信FIFO、受信FIFOなどの用途ごとに、その用途に対応するデータ格納領域の先頭アドレスを保持するレジスタ(送信先頭アドレスデータレジスタ6,受信先頭レジスタ9)、そのデータ格納領域に割り当てられら語長を保持するレジスタ(送信語長レジスタ5,受信語長レジスタ8)を設け、これらレジスタを通じて各データ格納領域が管理されるようにする。
請求項（抜粋）：
使用目的の異なる複数のデータ格納領域を有する通信制御LSIにおいて、前記複数のデータ格納領域に共通に設けられるRAMと、前記データ格納領域ごとに設けられ前記RAMにおける当該データ格納領域の先頭アドレスを保持するアドレスレジスタと、前記データ格納領域ごとに設けられ前記RAMにおける当該データ格納領域に割り当てられた語長を保持する語長レジスタと、データの種類に応じ前記複数のデータ格納領域のうちの1つを選択し、選択されたデータ格納領域に対応するアドレスレジスタと語長レジスタとを参照し、前記データを前記選択されたデータ格納領域に入出力するデータ入出力手段と、前記アドレスレジスタおよび前記語長レジスタの内容を変更する変更手段とを有し、前記各データ格納領域が相互にアドレスが重ならないようにして前記RAM内に共存することを特徴とする通信制御LSI。
IPC (2件)：
G06F 13/38 310
, H04L 13/08
