特許
J-GLOBAL ID：200903057176394150
レイアウトパターン検証支援装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平5-114793
公開番号（公開出願番号）：特開平6-324102
出願日： 1993年05月17日
公開日（公表日）： 1994年11月25日
要約：
【要約】【目的】 半導体集積回路のレイアウトパターンデータの配線ショートの箇所を自動的に検出して即座にエラー修正を可能にするレイアウトパターン検証支援装置を得ること。【構成】 半導体集積回路の構造と信号線名を認識できる情報を定義したレイアウトパターンデータ1からレイアウト情報を抽出するレイアウト情報抽出モジュール4と、レイアウト情報5から配線のショート解析を行うための各配線層毎のノード情報を抽出する配線層ノード解析モジュール7と、各配線層のノード情報より配線ショートを解析しショートエラーとなる配線を抽出する配線ショート解析モジュール8と、抽出された配線ショートのエラー結果を出力する配線ショートエラー出力モジュール9とで構成した。
請求項（抜粋）：
半導体集積回路の構造と信号線名を認識できる情報を定義したレイアウトパターンデータからレイアウト情報を抽出するレイアウト情報抽出モジュールと、上記レイアウト情報から配線のショート解析を行うための各配線層毎のノード情報を抽出する配線層ノード解析モジュールと、上記各配線層の上記ノード情報より上記配線のショートを解析しショートエラーとなる配線を抽出する配線ショート解析モジュールと、抽出された上記配線ショートのエラー結果を出力する配線ショートエラー出力モジュールとを備えたことを特徴とするレイアウトパターン検証支援装置。
IPC (3件)：
G01R 31/02
, G06F 15/60 370
, H01L 21/82
