特許

J-GLOBAL ID：200903057181889478

メモリ回路

発明者： 井上 好永
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-167984
公開番号（公開出願番号）：特開平5-020875
出願日： 1991年07月09日
公開日（公表日）： 1993年01月29日
要約：

【要約】【目的】 チップサイズが小さく、かつアクセスタイムが速いメモリ回路を得る。【構成】 1本のデータ伝達線4bからデータDがNMOSトランジスタ12のゲートに入力される。データDの電位が基準電圧Vref ((1/2)Vcc)の電位より大きいとPMOSトランジスタ11がオン,NMOSトランジスタ13がオフし、パッド7には“H”レベルが出力される。データDの電位が基準電圧Vref の電位より小さいとPMOSトランジスタ11がオフ,NMOSトランジスタ13がオンし、パッド7には“L”レベルが出力される。データ伝達線4bが1本で済み、データDの電位が論理“H”レベルあるいは論理“L”レベルにならないうちに出力が反転する。【効果】 データ伝達線の占有面積が少なく、アクセスタイムが速くなる。

請求項（抜粋）：

メモリセルアレイからのデータを出力する線対が接続され、該線対間の差電圧に応じて該差電圧を基準電圧より大きい電位あるいは小さい電位を有するデータに変換する変換手段と、前記変換手段からの前記データを伝達する1本のデータ伝達線と、前記データ伝達線からのデータを受け、該データの電位を前記基準電圧と比較し、比較結果に応じて“H”レベルあるいは“L”レベルを出力する出力手段を備えたメモリ回路。