デュアルメタルゲート構造を形成するためのプロセス

発明者： , , ,
出願人/特許権者：
代理人 (1件)：桑垣衛
公報種別：公表公報
出願番号（国際出願番号）：特願2006-509809
公開番号（公開出願番号）：特表2006-523037
出願日： 2004年04月08日
公開日（公表日）： 2006年10月05日
要約：

半導体デバイス(10)は、Pチャンネルゲート層(38)を有し、Pチャンネルゲート層(38)は、第1メタル(18)と、同第1メタル(18)上に第2メタル(20)とを備えている。また、半導体デバイス(10)は、Nチャンネルゲート層(40)を有し、Nチャンネルゲート層(40)は、ゲート誘電体(14)と直接接する第2メタル(18)を備えている。Nチャンネルゲート層(40)、及びPチャンネルゲート層(38)の一部には、ドライエッチングによるエッチング処理が施される。Pチャンネルゲート層(38)は、ウェットエッチングにより仕上げられる。ウェットエッチングは、ゲート誘電体(14)と第2メタルとの両方に対して極めて選択的である。そのため、Nチャンネルトランジスタは、Pチャンネルゲート層(38)のエッチング仕上げによる影響を受けない。

請求項（抜粋）：

デュアルメタルゲート構造を形成するためのプロセスであって、第1領域と第2領域とを有し、前記第1領域は第1導電型を有し、前記第2領域は前記第1導電型と異なる第2導電型を有する半導体基板を提供するステップと、前記半導体基板の第1領域と第2領域とを覆う誘電体層を形成するステップと、前記誘電体層上に設けられ、前記半導体基板の第1領域を覆う第1メタル含有層を形成するステップと、前記第1メタル含有層と前記誘電体層とを覆うと共に、前記半導体基板の第2領域上に設けられた前記誘電体層の一部と直接接する第2メタル含有層を形成するステップと、前記第2メタル含有層上にパターン化されたマスキング層を形成し、第1ゲート層と第2ゲート層とを画定するステップと、前記パターン化されたマスキング層を用いて前記第2メタル含有層をドライエッチングし、前記第1ゲート層のゲート電極を形成するステップと、前記パターン化されたマスキング層を用いて前記第1メタル含有層の少なくとも第1の部分をウェットエッチングし、前記第2ゲート層のゲート電極を形成するステップとを備えるプロセス。

IPC (8件)：

H01L 29/786 , H01L 21/336 , H01L 21/28 , H01L 29/423 , H01L 29/49 , H01L 27/08 , H01L 21/823 , H01L 27/092

FI (8件)：

H01L29/78 616K , H01L21/28 E , H01L29/58 G , H01L27/08 331E , H01L27/08 321B , H01L27/08 321D , H01L29/78 613A , H01L29/78 627C

Fターム (41件)：

4M104BB30 , 4M104BB36 , 4M104CC05 , 4M104DD64 , 4M104DD65 , 4M104FF13 , 4M104GG10 , 4M104GG14 , 5F048AC03 , 5F048AC04 , 5F048BA01 , 5F048BA16 , 5F048BB01 , 5F048BB05 , 5F048BB08 , 5F048BB09 , 5F048BB10 , 5F048BB11 , 5F048BB13 , 5F048BB14 , 5F048BC06 , 5F048BE03 , 5F048BF06 , 5F048DA30 , 5F110AA30 , 5F110BB04 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110EE01 , 5F110EE04 , 5F110EE05 , 5F110EE09 , 5F110EE15 , 5F110EE31 , 5F110FF04 , 5F110GG02 , 5F110GG12 , 5F110HK05 , 5F110QQ04 , 5F110QQ05

引用特許：

審査官引用 (2件)

デュアルゲートを有するCMOS型半導体装置形成方法
公報種別：公開公報出願番号：特願2002-107118 出願人：三星電子株式会社
配線材料およびこれを用いた配線を備えた半導体装置およびその作製方法
公報種別：公開公報出願番号：特願2000-194104 出願人：株式会社半導体エネルギー研究所

前のページに戻る