特許

J-GLOBAL ID：200903057220588014

情報処理装置

発明者： 白水 康之
出願人/特許権者： 富士電機株式会社 ,  富士ファコム制御株式会社
代理人 (1件)： 山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平5-124569
公開番号（公開出願番号）：特開平6-338919
出願日： 1993年05月27日
公開日（公表日）： 1994年12月06日
要約：

【要約】【目的】伝送回線に接続される子局を、リセット信号線を設けることなく、伝送回線を介して子局のハードウェアリセットを行う。【構成】制御装置1と、回線5Bに接続され、cpu機能を有し各々専用の機能分担した子局2と、からなる情報処理装置において、制御装置1は制御回路3と、伝送回路4と、伝送インタフェース回路5Aとからなり、子局2は伝送インタフェース5Cと、専用の機能分担を果すメイン回路7と、伝送インタフェース5Cの受信信号9を監視し、メイン回路7のcpu をハードウェアリセットするリセット回路8とからなり、子局のcpu をリセットするときは、制御回路3からのリセット信号6Aにより、“正常なデータ伝送では存在しえないパターンコード”からなるリセットコードを伝送し、子局のハードウェアリセットを行わせる。

請求項（抜粋）：

制御装置と、この制御装置と伝送回線で接続され、前記制御装置によって制御される子局とを備えてなる情報処理装置において、前記制御装置は、前記伝送回線上に送信される“正常なデータ伝送では存在しえないパターンコード”からなるリセットコードでもって、前記子局をリセットする、ことを特徴とする情報処理装置。

IPC (4件)：

H04L 29/10 ,  G06F 1/24 ,  H04L 29/08 ,  H04L 29/14

FI (4件)：

H04L 13/00 309 A ,  G06F 1/00 350 B ,  H04L 13/00 307 A ,  H04L 13/00 311