特許
J-GLOBAL ID：200903057234954749
遅延素子
発明者：
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出願人/特許権者：
代理人 (1件)：
長谷川 次男
公報種別：公開公報
出願番号（国際出願番号）：特願平4-316515
公開番号（公開出願番号）：特開平5-259843
出願日： 1992年10月30日
公開日（公表日）： 1993年10月08日
要約：
【要約】【目的】電源、温度、および製造工程の変動によらず、入力信号のタイミングエッジの時間的配置を精密に調整することのできる遅延素子を提供する。【構成】本発明の一実施例によれば、データ入力と制御入力とデータ出力とを有する第1、第2インバータを備えた遅延素子が提供される。該遅延素子はまた、第1インバータのデータ出力と第2インバータのデータ入力との間を接続するノードを有する。調整可能制御電圧が第1、第2制御入力にバイアス電圧を印加するために設けられ、これにより、ノードに供給される電荷量を制御する。最後に、可変キャパシタンス手段がノードに接続され、該有限量のキャパシタンスの印加により遅延が行われる。これにより、第1インバータから第2インバータへ伝播する入力信号のタイミングエッジを時間的に精密調整することができる。
請求項（抜粋）：
データ入力と制御入力とデータ出力とを有する第1、第2インバータと、前記第1インバータの前記データ出力と前記第2インバータの前記データ入力との間を接続するノードと、前記第1、第2制御入力にバイアス電圧を印加して電圧源により前記ノードに供給される電荷量を制御する調整可能制御電圧と、前記ノードに接続されて遅延を与え、前記第1インバータから前記第2インバータへ伝播する入力信号のタイミングエッジを時間的に精密調整する可変キャパシタンス手段と、を備えて成る遅延素子。
IPC (3件)：
H03K 5/13
, G01R 31/28
, H03H 11/26
