特許
J-GLOBAL ID：200903057236674050
スタティックRAM
発明者：
出願人/特許権者：
代理人 (1件)：
平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平5-226169
公開番号（公開出願番号）：特開平7-086436
出願日： 1993年09月10日
公開日（公表日）： 1995年03月31日
要約：
【要約】【目的】駆動トランジスタの上方に負荷トランジスタ又は負荷抵抗を積層してなるスタティック形のメモリセルを備えてなるSRAMに関し、メモリセルの面積の縮小化を図ると共に、動作マージンを大きく取ることができるようにする。【構成】1メモリセルの駆動トランジスタ5、6のソース領域(N形拡散層54)を共有化すると共に、1メモリセルの駆動トランジスタ5、6のソース領域(N形拡散層54)とVSS電源線とのコンタクト部67をワード線WLを異にする他のメモリセルとで共有するように構成する。
請求項（抜粋）：
第1、第2の負荷トランジスタ(7、8)又は第1、第2の負荷抵抗(13、14)を第1、第2の駆動トランジスタ(5、6)及び第1、第2の転送用トランジスタ(9、10)の上方に積層してなるスタティック形のメモリセルを設けて構成されるスタティックRAMであって、前記メモリセルは、第1の方向に延在する第1のN形拡散層(54)と、前記第1の方向と直交する第2の方向に、前記第1のN形拡散層(54)と第1のチャネル領域(58)を挟んで位置する第2のN形拡散層(53)と、前記第2の方向と反対方向の第3の方向に、前記第1のN形拡散層(54)と第2のチャネル領域(59)を挟んで位置する第3のN形拡散層(55)と、前記第1の方向と反対方向の第4の方向に、前記第2のN形拡散層(53)と第3のチャネル領域(57)を挟んで位置する第4のN形拡散層(52)と、前記第4の方向に、前記第3のN形拡散層(55)と第4のチャネル領域(60)を挟んで位置する第5のN形拡散層(56)と、前記第1のチャネル領域(58)上に絶縁層を介して一部分が位置する第1の導電層(63)と、前記第2のチャネル領域(59)上に絶縁層を介して一部分が位置する第2の導電層(64)と、前記第3のチャネル領域(57)上に絶縁層を介して一部分が位置する第3の導電層(61)と、前記第4のチャネル領域(60)上に絶縁層を介して一部分が位置する第4の導電層(62)とを形成し、前記第1及び第2のN形拡散層(53、54)と前記第1の導電層(63)とで第1の駆動トランジスタ(5)を構成し、前記第1及び第3のN形拡散層(54、55)と前記第2の導電層(64)とで第2の駆動トランジスタ(6)を構成し、前記第2及び第4のN形拡散層(53、52)と前記第3の導電層(61)とで第1の転送用トランジスタ(9)を構成し、前記第3及び第5のN形拡散層(55、56)と前記第4の導電層(62)とで第2の転送用トランジスタ(10)を構成していることを特徴とするスタティックRAM。
IPC (2件)：
H01L 21/8244
, H01L 27/11
