特許

J-GLOBAL ID：200903057249718391

不揮発性半導体記憶装置及びその製造方法

発明者： 成田 一仁 ,  清水 和裕 ,  渡辺 寿治 ,  有留 誠一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平9-327980
公開番号（公開出願番号）：特開平11-163304
出願日： 1997年11月28日
公開日（公表日）： 1999年06月18日
要約：

【要約】【課題】 浮遊ゲートと制御ゲートの間の結合容量を大きし、素子分離絶縁膜のエッチバック工程での面内バラツキに基づくメモリセル特性のバラツキを低減できるようにしたEEPROMを提供する。【解決手段】 基板11にトンネル酸化膜15及び第1導電層16aを積層し、この上に素子領域14を区画するためのマスク材をパターン形成し、第1導電層16a及びトンネル酸化膜15を順次エッチングし、基板11を所定深さエッチングして溝12を形成する。マスク材を残して素子分離絶縁膜13を堆積し、これをその下のマスク材が完全に除去され且つ第1導電層16aが絶縁膜13と同じ面位置に露出するようにCMP研磨し、第1導電層16a及び絶縁膜13上に第1導電層16bと共に浮遊ゲート16を構成する第2導電層16bを堆積し、これに分離用スリットを加工し、ONO膜17を介して制御ゲート18を形成する。

請求項（抜粋）：

半導体基板と、この基板に埋め込み形成された素子分離絶縁膜により区画されて配列された複数の素子領域と、各素子領域に形成された、それぞれ第1ゲート絶縁膜を介して形成された浮遊ゲート及びこの浮遊ゲート上に第2ゲート絶縁膜を介して形成された制御ゲートを有する複数のメモリセルとを備えた不揮発性半導体記憶装置において、前記各メモリセルの浮遊ゲートは、第1導電層とこの上に積層された第2導電層とから構成され、前記第1導電層は、その一対の側端が前記素子分離絶縁膜の一対の側端とそれぞれ整合され、且つその表面が前記素子分離絶縁膜の表面と一定の高さ関係を保持して形成されていることを特徴とする不揮発性半導体記憶装置。

IPC (5件)：

H01L 27/115 ,  H01L 21/76 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (3件)：

H01L 27/10 434 ,  H01L 21/76 L ,  H01L 29/78 371