特許

J-GLOBAL ID：200903057287738797

DMOS型トランジスタの製造方法

発明者： 佐藤 彰
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-008710
公開番号（公開出願番号）：特開2002-217412
出願日： 2001年01月17日
公開日（公表日）： 2002年08月02日
要約：

【要約】【課題】ボディー拡散層形成の拡散時間を短くしチャネルストッパーの濃度プロファイルへの影響を軽減するDMOS型トランジスタの製造方法を提供する。【解決手段】シリコン基板11にDMOS型トランジスタのドリフト領域であるN- 型領域121、他の素子領域であるN- 型領域122を形成する。素子分離絶縁膜14下のP+ 領域13は、チャネルストッパーである。DMOSトランジスタはゲート酸化工程を経て(ゲート酸化膜15)、ゲート電極16がパターニングされる。次に、レジスト18を形成し、P+ 型ボディー拡散層17を形成するが、後にゲート電極16に隣接して形成されるゲート電極をマスクにソース領域が形成され、オフセット距離が取れるので、P+ 型ボディー拡散層17形成の拡散時間は、ゲート電極16端部近傍に延在させる程度の時間でよい。

請求項（抜粋）：

半導体基板上に第1導電型のドリフト領域を形成する工程と、前記ドリフト領域の一部上にゲート酸化膜を介して第1のゲート電極を形成する工程と、前記ドリフト領域において前記第1のゲート電極の一端近傍に延在する第2導電型のボディー拡散層を形成する工程と、前記ボディー拡散層の一部上に前記第1のゲート電極と隣接するようにゲート酸化膜を介して第2のゲート電極を形成する工程と、前記第2のゲート電極を含んだマスクで前記ボディー拡散層表面に第1導電型のソース・ドレイン領域を形成する工程と、を具備したことを特徴とするDMOS型トランジスタの製造方法。

IPC (4件)：

H01L 29/78 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/08 331

FI (5件)：

H01L 27/08 331 B ,  H01L 29/78 301 D ,  H01L 27/08 102 B ,  H01L 27/08 102 C ,  H01L 29/78 301 G

Fターム (23件)：

5F040DA13 ,  5F040DB01 ,  5F040DC01 ,  5F040EB01 ,  5F040EB02 ,  5F040EC07 ,  5F040EC19 ,  5F040EC21 ,  5F040EF18 ,  5F040EK01 ,  5F040EK02 ,  5F040FA08 ,  5F040FC21 ,  5F048AA05 ,  5F048AC06 ,  5F048BA01 ,  5F048BB02 ,  5F048BB05 ,  5F048BC03 ,  5F048BD04 ,  5F048BG12 ,  5F048BH07 ,  5F048DA28