特許
J-GLOBAL ID：200903057298202163
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
恩田 博宣 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-075667
公開番号（公開出願番号）：特開平6-290599
出願日： 1993年04月01日
公開日（公表日）： 1994年10月18日
要約：
【要約】【目的】並列テストモードの方式をユーザが任意に選択する。【構成】4MDRAMにおいてJEDEC標準テスト仕様で標準化されているWCBR(通常モードからテストモードへ入る方式)に加えて、テスト時に不要にするアドレスによる論理入力を行うことによって、オプション機能を実行させる。例えば、8ビット並列テストモードではロウアドレスおよびカラムアドレスの10番をテスト時に不要にするため、WCBRに加えて、ロウアドレスおよびカラムアドレスの10番による論理入力を行う。図1の概念図に示すように、10番のロウアドレスRA10と10番のカラムアドレスCA10との組み合わせにより、1つのオプション機能について4種類の選択を行うことができる。ここで、オプション機能の例としては、×4構成において、テスト結果のデータを出力する入出力ピンを任意に選択すること等がある。
請求項（抜粋）：
並列テストモードを備えた半導体記憶装置において、テスト時に不要にするアドレスを用いて論理入力することにより、並列テストモードの方式において標準化されていないオプション機能を選択するようにしたことを特徴とする半導体記憶装置。
IPC (2件)：
G11C 29/00 303
, G11C 11/413
