特許
J-GLOBAL ID：200903057343579680
画像データ処理におけるキヤツシユメモリ制御方式
発明者：
出願人/特許権者：
代理人 (1件)：
長谷川 文廣 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-211228
公開番号（公開出願番号）：特開平5-053909
出願日： 1991年08月23日
公開日（公表日）： 1993年03月05日
要約：
【要約】【目的】 画像データ処理におけるキャッシュメモリ制御方式に関し,画像メモリの縦方向の画素を含んでキャッシュメモリの1ブロックを構成することを目的とする。【構成】 画像メモリ1の縦方向および横方向に連続する複数画素を1ブロックのデータとして画像メモリ1の画素の一部を複写するキャッシュメモリ10と,画像メモリ1のアドレスを用いてキャッシュメモリに格納したブロックの索引としてデータを格納するタグテーブル9とを備え,キャッシュメモリ10は,タグテーブルの各タグに対応するデータブロックで構成され,プロセッサから出力される画像メモリ1のアドレスの水平方向を表す桁7および8の最下位桁を含む1桁もしくは複数桁と,画像メモリ1の縦方向の位置を表す桁4,5および6の最下位桁を含む1桁もしくは複数桁との値の組でキャッシュメモリのブロック内のバイト選択アドレスとする構成を持つ。
請求項（抜粋）：
画像データ処理におけるキャッシュメモリ制御方式において,画像メモリ(1) の縦方向および横方向に連続する複数画素を1ブロックのデータとして画像メモリ(1) の画素の一部を複写するキャッシュメモリ(10)と,画像メモリ(1) のアドレスを用いてキャッシュメモリに格納したブロックの索引としてデータを格納するタグテーブル(9) とを備え,キャッシュメモリ(10)は,マトリックスの縦方向にブロックを配列し,マトリックスの横方向にブロック(2)の各画素を配列し,プロセッサから出力される画像メモリ(1) のアドレスの水平方向を表す桁の最下位桁を含む1桁もしくは複数桁と,画像メモリ(1) の縦方向の位置を表す桁の最下位桁を含む1桁もしくは複数桁との値の組でキャッシュメモリのブロック内のバイト選択アドレスとし,プロセッサから出力される画像メモリ(1) アドレスのタグ部とタグテーブル(9) の索引を比較し,一致した場合には,上記バイト選択アドレス(6,8) で索引に対応するブロックのデータの読み出しもしくは書き込みを行うことを特徴とする画像データ処理におけるキャッシュメモリ制御方式。
IPC (3件)：
G06F 12/08
, G06F 12/08 310
, G06F 15/64 450
