特許

J-GLOBAL ID：200903057344007630

半導体装置の製造方法

発明者： 林 清志
出願人/特許権者： 株式会社半導体先端テクノロジーズ
代理人 (2件)： 高田 守 ,  高橋 英樹
公報種別：公開公報
出願番号（国際出願番号）：特願2003-326583
公開番号（公開出願番号）：特開2005-093815
出願日： 2003年09月18日
公開日（公表日）： 2005年04月07日
要約：

【課題】 ゲート電極の空乏層を低減するとともに、閾値電圧の絶対値を小さくする。【解決手段】 シリコン基板1の表面層にチャネル領域が位置し、このチャネル領域を挟むようにN型ソース/ドレイン領域31が形成されている。チャネル領域の直上に、正電荷を含有せしめたHfO2膜からなるゲート絶縁膜21が形成されている。ゲート絶縁膜21上に、チャネル領域と同等のフェルミレベルを有する金属膜からなる金属ゲート電極41が形成されている。【選択図】 図1

請求項（抜粋）：

基板の表面層に位置するチャネル領域と、 前記チャネル領域を挟むように前記基板の上層に形成されたN型不純物拡散層と、 前記チャネル領域の直上に形成され、正電荷を含有せしめた高誘電体膜からなるゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、前記チャネル領域と同等のフェルミレベルを有する金属膜からなるゲート電極と、 を備えたことを特徴とする半導体装置。

IPC (3件)：

H01L29/78 ,  H01L21/8238 ,  H01L27/092

FI (2件)：

H01L29/78 301G ,  H01L27/08 321D

Fターム (26件)：

5F048AC03 ,  5F048BA01 ,  5F048BB04 ,  5F048BB09 ,  5F048BB11 ,  5F048BB17 ,  5F048BE03 ,  5F048BG13 ,  5F048DA20 ,  5F140AA00 ,  5F140AB03 ,  5F140BA01 ,  5F140BD11 ,  5F140BD13 ,  5F140BD17 ,  5F140BE09 ,  5F140BE17 ,  5F140BF01 ,  5F140BF05 ,  5F140BF07 ,  5F140BF10 ,  5F140BG30 ,  5F140BG37 ,  5F140BK13 ,  5F140BK21 ,  5F140CB08