特許
J-GLOBAL ID：200903057353074897
クロック信号のズレを防止する回路
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-167242
公開番号（公開出願番号）：特開平10-013219
出願日： 1996年06月27日
公開日（公表日）： 1998年01月16日
要約：
【要約】【課題】 外部クロック信号と内部クロック信号とのズレを修正する時間を短縮する。【解決手段】 位相比較器において、外部クロック信号6と内部クロック信号7とのズレの程度の違いによる情報も含むような比較結果8-1,8-2,9-1,9-2,10を生成する。マルチプレクサは、外部クロック信号を遅延させる遅延素子の選択について、この比較結果に応じた遅延素子の個数の変更を行う。
請求項（抜粋）：
外部クロック信号を遅延させるため直列に接続された複数の遅延素子と、前記複数の遅延素子の出力を制御信号に応じて選択することにより、前記外部クロック信号が通過する遅延素子の個数を変える選択回路と、前記選択回路が選択した遅延素子の出力から内部クロック信号を生成して内部回路に対し出力するクロックドライバと、前記外部クロック信号と前記内部クロック信号とを比較し、前記外部クロック信号と前記内部クロック信号との進み遅れの情報およびズレの程度に応じた比較結果を出力する比較器と、前記比較器の比較結果に応じて前記制御信号を前記選択回路へ出力する制御信号発生回路とを備え、前記制御信号発生回路は、前記選択回路が一度に変化させる遅延素子の個数を、前記ズレの程度に応じて増減させることを特徴とする、クロック信号のズレを防止する回路。
IPC (2件)：
FI (2件)：
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