特許

J-GLOBAL ID：200903057394457652

半導体装置の製造方法

発明者： 塚本 弘範
出願人/特許権者： ソニー株式会社
代理人 (1件)： 小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-158108
公開番号（公開出願番号）：特開平6-005536
出願日： 1992年06月17日
公開日（公表日）： 1994年01月14日
要約：

【要約】【目的】 MOS-FETのソース/ドレイン領域(S/D領域)を活性化するためのXeClエキシマ・レーザ・アニールを、ゲート電極を変形させずに行う。【構成】 一般に薄膜の反射率は、入射光と反射光の干渉に起因してλ/2n(λ=波長,n=屈折率)の周期で変化し、極大反射率の達成される膜厚d3 と極小反射率が達成される膜厚d2 の膜厚差d1 はλ/4nで表される。そこで、ゲート電極7a上に予め膜厚d1 の第1のSiO2 膜パターン8aを形成し、その後、ゲート電極7a上の反射防止膜の膜厚がd3 、S/D領域(高濃度不純物拡散領域11とLDD領域9)上の膜厚がd2 となるようにウェハ全面に第2のSiO2 膜12を形成する。S/D領域が十分に加熱される条件下でもゲート電極7aの発熱が抑制され、その変形が防止できる。

請求項（抜粋）：

アニールを要する第1の領域とアニールが実質的に不要な第2の領域とが混在する基板に対して光アニールを行う半導体装置の製造方法において、前記基板の全面に、前記第1の領域上ではアニール光の反射率を極小となし、かつ前記第2の領域上ではアニール光の反射率を極大となすごとく制御された膜厚を有する反射防止膜を設けることを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/268 ,  H01L 21/26 ,  H01L 21/324 ,  H01L 29/784

引用特許：

審査官引用 (3件)

• 特開平3-239318
  
• 特開平3-173415
  
• 特開昭58-116730