特許

J-GLOBAL ID：200903057424295415

同期クロック発生回路

発明者： 中西 甚吾
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2003-292938
公開番号（公開出願番号）：特開2005-064896
出願日： 2003年08月13日
公開日（公表日）： 2005年03月10日
要約：

【課題】 ロックインレンジを広く確保でき、かつジッタ特性が良好な同期クロック発生回路を提供する。【解決手段】 同期クロック発生回路1は、第1段階目ではデジタルPLL回路として遅延段20.1〜20.nの増減を行ない、発振回路6は最適な段数で発振動作を行なう。続いて、第2段階目の動作ではアナログPLL回路として最適な遅延段の段数下で制御電圧VCONTをコントロールしてロックイン状態になる。最終的にアナログ制御でロックイン状態を維持するため、良好なジッタ特性を得ることが可能となる。これにより、アナログPLL回路の問題点であったロックインレンジの確保の問題を第1段階目の動作の遅延段の可変で解決し、デジタルPLL回路の問題点であった大きなジッタ特性を第2段階目の動作におけるアナログ制御によって解決することができる。【選択図】 図1

請求項（抜粋）：

デジタル制御情報に応じて出力クロック信号の発振周波数が離散的に変化し、アナログ制御情報に応じて前記出力クロック信号の発振周波数が連続的に変化する発振回路と、 前記アナログ制御情報を一定値に一時的に固定し、前記出力クロック信号と入力クロック信号との位相差が第1の所定値以下になる第1のロック状態となるように前記出力クロック信号に応じて前記デジタル制御情報を制御し、前記第1のロック状態が成立した後に、前記デジタル制御情報を固定して、前記出力クロック信号と前記入力クロック信号との位相差が第2の所定値以下になる第2のロック状態となるように前記発振周波数に応じて前記アナログ制御情報を制御する制御回路とを備える、同期クロック発生回路。

IPC (4件)：

H03L7/099 ,  G06F1/04 ,  H03K3/03 ,  H03L7/087

FI (4件)：

H03L7/08 F ,  G06F1/04 A ,  H03K3/03 ,  H03L7/08 P

Fターム (13件)：

5J043AA00 ,  5J043AA06 ,  5J043AA22 ,  5J043BB01 ,  5J043LL01 ,  5J106AA04 ,  5J106CC02 ,  5J106CC24 ,  5J106CC30 ,  5J106DD32 ,  5J106KK08 ,  5J106KK25 ,  5J106LL01

引用特許：

出願人引用 (1件)

• PLL回路
  公報種別：公開公報   出願番号：特願2000-340271   出願人：ミハル通信株式会社