特許
J-GLOBAL ID：200903057431934261

プログラマブル論理回路のための組み込み式論理アナライザー

発明者：
アラン エル. ヘルマン

アラン エル. ヘルマン について

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グレッグ ピー. ヌージェント

グレッグ ピー. ヌージェント について


出願人/特許権者：
アルテラ コーポレイション

アルテラ コーポレイション について


代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平9-294546
公開番号（公開出願番号）：特開平10-232890
出願日： 1997年10月27日
公開日（公表日）： 1998年09月02日
要約：
【要約】 (修正有)【課題】論理アナライザーをプログラマブル論理回路に組込んでプログラマブル論理回路の実際の動作状態をデバッギングする。【解決手段】論理アナライザー回路はPLD内に組込まれて、論理信号を取得して格納するとともに、これらの信号をコンピュータ上で検証されるべく、インターフェースを介してアンロードする。コンピュータシステム上で実行される電子設計自動化(EDA)ソフトウェアツールは、PLDを構成するためにコンパイルされ且つダウンロードされるPLDの電子設計中に自動的に論理アナライザー回路を自動的に組み込む。EDAツールは、PLD及びコンピュータ間に接続されるインターフェースを使用して、回路を作動準備させると共に取得完了まで組込論理アナライザーに問い続けるために組込論理アナライザーと通信する。EDAツールは組込論理アナライザーに対して取得バッファからのデータのアンロードを指示しデータをコンピュータ上に示す。
請求項（抜粋）：
電子設計と共に論理アナライザーをコンパイルするための、コンピュータが読取り可能な組込プログラムコードを有するコンピュータ使用可能媒体を含むコンピュータ記憶装置であって、複数のノードを有する、プログラマブル論理回路(PLD)のための電子設計を受け取るステップ、前記電子設計から選択される前記ノードの1つに接続するための設計入力を含むと共に前記PLD中に組み込まれる論理アナライザー回路を含むように、前記電子設計を修正するステップ、前記電子設計の前記選択済ノードが前記論理アナライザー回路の前記設計入力に対して接続されると共に完成設計が前記PLDをプログラムするために生成されるように、前記電子設計を前記論理アナライザーと共にコンパイルするステップと、これにより前記論理アナライザー回路は、前記論理アナライザー回路が前記PLDに組み込まれるとき、前記選択済ノードからの信号を格納することとを備える方法をもたらすコンピュータ読取り可能なプログラムコードを備えるコンピュータ記憶装置。
IPC (3件)：
G06F 17/50 ,  G01R 31/317 ,  G06F 11/28
FI (4件)：
G06F 15/60 654 N ,  G06F 11/28 A ,  G01R 31/28 A ,  G06F 15/60 664 M
引用特許：
審査官引用 (4件)
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