特許

J-GLOBAL ID：200903057442464917

半導体集積回路装置の製造方法

発明者： 吉田 誠 ,  熊内 隆宏 ,  川北 惠三 ,  榎本 裕之 ,  浅野 勇
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-172653
公開番号（公開出願番号）：特開平11-017147
出願日： 1997年06月27日
公開日（公表日）： 1999年01月22日
要約：

【要約】【課題】 DRAMを有する半導体集積回路装置の信頼度を向上する技術を提供する。【解決手段】 メモリセル選択用MISFETのn型半導体領域19に接続されるコンタクトホール28、29を形成する際、ゲート電極14Aの上部の窒化シリコン膜15の膜厚を150nm程度とし、素子分離溝5の上部を覆う窒化シリコン膜20の膜厚を20nmとすることによって、素子分離溝5の削れおよび窒化シリコン膜15の削れを共に最小限に抑えることができるので、素子分離溝5が削れにくくなり、また、コンタクトホール28、29がゲート電極14Aに接続することがない。

請求項（抜粋）：

MISFETのソース領域、ドレイン領域に接するコンタクトホールを形成する半導体集積回路装置の製造方法であって、(a).半導体基板の表面に形成されたゲート絶縁膜の上部に導電膜および第1の絶縁膜を順次堆積した後、前記第1の絶縁膜および前記導電膜を順次エッチングして前記導電膜によって構成されるゲート電極を形成する工程と、(b).前記半導体基板上に前記第1の絶縁膜よりも薄い第2の絶縁膜を堆積する工程と、(c).前記半導体基板上に第3の絶縁膜を堆積する工程と、(d).前記第2の絶縁膜および前記第1の絶縁膜をエッチングストッパとして、前記MISFETのソース領域、ドレイン領域の上部の前記第3の絶縁膜をエッチングした後、前記第2の絶縁膜および前記ゲート絶縁膜を順次エッチングして前記コンタクトホールを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/28 ,  H01L 21/768

FI (5件)：

H01L 27/10 621 C ,  H01L 21/28 F ,  H01L 21/90 D ,  H01L 27/10 681 F ,  H01L 27/10 681 B