特許

J-GLOBAL ID：200903057452430115

フレーム同期検出回路

発明者： 塚越 和明
出願人/特許権者： 日立電子株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平4-072956
公開番号（公開出願番号）：特開平5-235924
出願日： 1992年02月24日
公開日（公表日）： 1993年09月10日
要約：

【要約】【目的】 従来のフレーム同期検出回路では,受信したデータと同期パターンデータの不一致ビット数をカウントして出力するため,同期パターンデータのビット数をNビットとすると2N倍以上の周波数の動作クロックが必要となる欠点がある。本発明では,動作クロック周波数を著しく低減し,回路規模が小さく低消費電力で経済的にも優れたフレーム同期検出回路を提供することを目的とした。【構成】 受信したパターンデータに対応する同期パターンデータとの不一致ビット数を予め算出し記憶させた同期パターン比較メモリを使用し,受信データを入力する毎に受信パターンデータに対応して出力される不一致ビット数のデータを,設定した許容誤りビット数のデータと比較し,許容誤りビット数以下となったとき,フレーム同期検出フラグを“H”出力となるようにしたものである。

請求項（抜粋）：

受信した受信バースト信号のビット列をフレーム同期データパターンと比較し,許容誤りビット数を検出判定しきい値としてフレーム同期を検出するフレーム同期検出回路において,受信データを並列化して出力するデータ遅延回路,この遅延回路が出力した受信データパターンとフレーム同期データパターンとを比較し一致していないデータビット数を出力する同期パターン比較メモリ,当該同期パターン比較メモリの出力データと設定した許容誤りビット数を比較する誤りビット数比較回路を備え許容誤りビット数以下となったときにフレーム同期検出フラグを出力することを特徴とするフレーム同期検出回路。